高速高分辨率数据采集系统的设计与实现

　　数据采集系统是信号与信息处理系统不可缺少的组成部分。现代雷达数字信号处理技术 和软件无线电技术的发展，对数据采集系统的速度和精度的要求越来越高。研究和开发高速高分辨率的数据采集系统是上述课题的重要任务之一。

　　高速高分辨率的数据采集系统的开发受A/D变换器芯片发展水平的限制。目前，国内已有 一些开发高速数据采集系统的报导，其采样率可达几百MS/s到几个GS/s，但分辨率一般都不超过8 b。在保持较高采样率的同时提高数据采集系统分辨率是当前急需解决的重要课题。本文介绍一种基于采样率210 MS/s，分辨率10 b的A/D芯片的高速数据采集系统的设计和实现。

　　1系统的设计与实现

　　1.1A/D芯片的选择

　　A/D芯片是数据采集系统的核心器件，数据采集系统性能在很大程度上取决于A/D芯片的性能。目前国内使用的高速A/D芯片主要是ADI，MAXIM生产的。从高速高分辨率以及市场供货情况方面考虑，选用了AD公司的AD9410。其主要性能如下：

　　① 最高采样率：210 MS/s。

　　② 分辨率：10 b。

　　③ 有效位数：8.1～8.6 b(82 MHz模拟输入，210 MS/s采样率)。

　　④ 模拟输入带宽：500 MHz。

　　⑤ 两路并行数据输出，输出数据接口电平3.3 V CMOS。

　　1.2系统设计

　　该数据采集系统如图1所示。他主要由A/D变换器、先进先出(FIFO)存储器、接口电路和 控制电路等组成。系统有2种工作模式：内触发模式和外触发模式。工作于内触发模式时，在主机(数字信号处理机或PC机)的控制信号作用下，A/D变换器采集的数据存入FIFO中，当FIFO存满时发出满信号，并停止写入，等待主机读出数据。主机收到满信号时，通过接口电路向FIFO发出读使能信号和读时钟，读出存储的数据。工作于外触发模式时，主机发复位信号对整个系统复位，使之处于准备状态，等待外触发脉冲的到来，外触发信号到来时开始把A/D变换器采集的数据写入FIFO，当FIFO存满时发出满信号，并由主机读出数据。AD9410的模拟输入端和时钟输入端都要求差分输入。模拟信号输入的适配电路采用AD8131差分驱动器;时钟信号输入采用ECL驱动器MC100EL16。

　　在高速数据采集系统中，由于模数转换的速率很高，通常都采用分路数据输出的结构。基 于这种思想，AD9410内部将数据分为A，B两路输出，同时提供2个彼此反相的时钟(DCO+和DCO-)，以便后续设备锁存数据。这就使数据输出速率降低了一倍，从而降低了对存储器的读写速度要求。系统采用两片FIFO对这两路数据进行并行存储。

　　另外，对于高速数字系统来说，精确的时序控制也是十分重要的，在设计阶段必须加以精 心考虑。由于在主机的控制下向FIFO发出的写使能信号与数据锁存时钟不同步，为了确保两路数据始终以正确的顺序分别存入两片FIFO，必须用数据锁存时钟对写使能信号进行定位，时序如图2所示。CLKA和CLKB分别为A，B两片FIFO的写时钟，他们是由DCO+经时钟调整电路后而得到的;Δt为CLKA和CLKB之间的相位差;WEin为在主机的控制下向F IF O发出的写使能信号;CLKWE由CLKA延时后得到，作为写使能信号的定位时钟;WEFIFO为FIFO的写使能信号。