基于DSP的PCI高速测控系统结构的研究

　　引 言

　　随着数字信号处理芯片性价比的不断提高，数字信号处理的应用领域飞速发展,同时Pentium高速CPU的出现，要求有极高的数据通量予以支持，而低速的ISA总线在解决这些问题方面逐渐无能为力，取而代之的是高速的PCI总线。PCI总线可将高速外围设备直接挂在CPU总线上，33MHz/32位时数据传输速率可达132MB/s，66MHz/64位时更是性能加倍，打破了数据传输速率的瓶颈，使得CPU的性能得到充分发挥。如果采用美国TI公司生产的高速高性能数字信号处理器DSP取代原来的单片机作为板载CPU，可以充分利用PCI总线的优点直接将采集的数据传到微机内存，有效地解决了数据的实时传输和存储问题。

　　测控系统的硬件组成

　　系统基本硬件结构如图1所示。整个高速测控系统主要由信号调理电路、DSP模块、FIFO存储器、CPLD控制电路、PCI9054接口芯片等组成。系统采用主从结构，PC机作为上位机,用于完成对系统的控制(如AD转换的开始、DSP复位、中断响应、数据接收与处理等)。DSP作为下位机，用于完成数据的采集与处理、PWM波以及其他外围信号的控制等。

　　图1 系统硬件结构图

　　DSP测控模块介绍

　　系统采用的DSP芯片为TI公司的TMS320LF2407。电路设计时，利用的DSP内部的16通道A/D转换实现数据采集，DSP与FIFO的电路接口电压都为3.3V，可实现无缝连接，DSP的数据总线直接与FIFO的数据输入端口相连，DSP与FIFO的时钟频率应设为相同。这样，无需插入等待周期，控制信号经CPLD直接转换为FIFO的读写信号，实现数据的高速存储。

　　先进先出存储器

　　在DMA传输方式下，由于PCI9054内部的FIFO只有32级深度，实时传送高速数据时，PCI9054内部的FIFO会很快存满，而DSP内的数据仍会源源不断的传送过来，易造成数据的丢失，因此必须要扩展外部FIFO。

　　本系统采用IDT公司高速CMOS同步FIFO芯片IDT72V3660，它的容量为4096×36bit;有高达100MHz的读写速度;可以兼容3.3V和5V两种接口电压。该FIFO具有标准的“满”(FF#)、“半满”(HF#)、“空”(EF#)等标志。系统可以根据这些标志信号控制对FIFO的读写操作。在CPLD的逻辑控制下，当WEN#有效时，在WCLK的每一个上升沿，FIFO会把输入数据线上的数据存入内部存储器。当REN#有效且输出允许(OE#有效)时，在RCLK的每一个上升沿，FIFO会把内部存储器中的数据发送到输出数据总线上(低电平用“#”表示)。

　　控制逻辑芯片CPLD

　　本系统采用Altera公司的EPM7128来实现系统的逻辑控制，主要包括DSP控制逻辑、FIFO控制逻辑、PCI9054接口控制逻辑三个部分，其中，对PCI9054的逻辑控制是设计的重点。设计中利用MaxPlusⅡ软件进行VHDL语言编程、仿真和调试。