基于CPLD120MHz高速A/D采集卡设计

　　高速A/D采集技术已在许多领域得到愈来愈广泛的应用，本文将详细论述采用CPLD技术来实现120MHz高速A/D采集卡的设计方法，该采集卡具有包括负延迟触发在内的多种触发方式，采用CPLD复杂可编程逻辑器件(又称FPGA)EPM7128SQC100-7和AD公司的高速模数转换器(A/D)AD9054BST-135来实现。

　　1 芯片介绍

　　1.1 EPM7128SQC100-7简介

　　EPM7128SQC100-7内含128个宏单元(或2500个可用门)，其引脚到引脚的最短传输延时为7ns，采用单+5V电源供电，可通过JTAG接口实现在线编程，并带有可供84个用户使用的I/O脚(其中4个为专用输入脚)。该器件采用PQFP-100封装。其中TDI、TDO、TMS、TCLK脚为编程脚;GCLK、GOE、GCLEAR、REDIN脚为专用输入脚;VCCINT、VCCIO脚接+5V电源;GND脚接地;I/O为用户可编程输入输出脚。在I/O脚作输出使用时，可由用户设定为0，1和Z三种状态。

　　1.2 AD9054BST-135简介

　　AD9054BST-135是一种低价位135MSPS的8位A/D转换器，其模拟输入电压峰峰值为1V，且内置2.5V参考电压，采用+5V单电源供电，并可与TTL电平接口，具有单8位或双8位A/D转换结果输出模式，采用TQFP-44脚封装形式，其内部结构如图1所示，各管脚的定义如下：

　　AIN：模拟电压输入正端;

　　：模拟电压输入负端;

　　ENCODE：时钟输入正端;

　　：时钟输入负端，通常应通过电容耦合接地;

　　：输出数据模式设置引脚。该脚为1时，采用单8位A/D转换结果输出模式。该脚为0时，采用双8位A/D转换结果输出模式;

　　DS：数据同步控制引脚，正脉冲输入;

　　AD7～DA0：A/D转换输出;

　　D B7～DB0：A/D转换输出;

　　V REFOUT：+2.5V参考电压输出;

　　V REFIN：参考电压输入;

　　DVD：+5V电源输入端;

　　GND：电源地。

　　使用时，如将接地，则AD9054工作于双8路数据输出模式。上电后，DA7～DA0及DB7～DB0均以二分之一的ENCODE频率(即120MHz/2)输出A/D转换结果，因此从DA7～DA0及DB7～DB0读取的A/D转换结果，无法知晓DA口与DB口的数据所对应的采样点在时序上的先后。这样，需要加一个数据同步脉冲DS信号，并让DS正脉冲的后沿后的4个时钟周期上的DA口与DB口同步有效，即在DS后沿的第2N+1与2N+3个ENCODE上升沿期间输出第K点采样值的转换结果;在DS后沿后第2N+2与2N+4个ENCODE上升沿期间输出第K+1点采样值的转换结果(注：N≥1，K≥0，K=0对应的采样值为DS下降沿后ENCODE第一次上升沿时刻所对应的采样输入值)。因此，在施加DS信号后就可以得知任一时刻A口数据与B口数据所对应的采样点在时间上的先后顺序，以便读取有用的A/D转换数据。

　　2 系统设计原理