基于Petri网的并行控制器的VHDL实现

　　Petri网是异步并发系统建模与分析的一种重要工具，1962年由德国科学家C.A.Petri博士创立。40多年来，Petri网理论得到了很大的丰富和发展，其应用领域也在不断扩大，越来越受到国际同行的重视，已成为计算机、自动化和通信领域的热门研究课题。Petri网既有直观的图形表示，又有深厚的数学基础;既是层次化的结构模型，又能反映系统的动态性能[1][2]。用硬件描述语言进行电路和系统设计是当前EDA技术的重要特征，它使得设计者能在较抽象的层次上进行系统结构和内部特征的设计。VHDL作为一种高速的硬件描述语言适于描述设计异步并发的系统，因而可与Petri网模型建立联系。用VHDL对模型进行程序设计，为模型的硬件实现奠定了基础。随着大规模、高密度的可编程逻辑器件FPGA和CPLD的问世与应用方面的迅速推广，并且有各种EDA软件工具的支持，使得人们可以根据Petri网的拓扑结构用硬件加以实现，以使Petri网的硬件实现成为可能。因此，基于Petri网的智能化的并行控制器的设计与硬件实现的课题引起了人们的强烈兴趣。利用Petri网技术，不仅可以用来进行设计、分析和验证，还能够进行优化控制。

　　微电子技术发展到今天，已提供了几千至几千万个标准门的芯片。特别是在系统可编程技术，可有条件地在一个芯片上设计制作一个数字系统，即系统芯片(System on Chip，SoC)。国内市场上常见的Altera公司、Xilinx公司、Lattice公司的FPGA和CPLD芯片，一般都能满足设计SoC的需要，并且都提供了EDA软件开发工具。而且在现有的软件开发工具中，有电路图、状态图、真值表和硬件描述语言等输入方式。但设计片上并行控制器，难以用电路图或逻辑方程输入方式实现;如果用状态图或真值表输入方式，随着问题复杂程度的增加，系统的状态将发生组合爆炸，这是十分棘手的问题。而且有限状态机(FSM)虽已被广泛运用到数字逻辑控制系统，也只是因为它给出了系统化的硬件实现方法和具体的实现模型(如Moore自动机和Mealy自动机)，用FSM实现并行控制器也十分困难。因为FSM必须于设计前划分控制器，所以常常会导致非最优的门级实现，且使设计中并发的数量受到使用FSM数量的限制，同时FSM间相互依赖，使得设计难于验证且易产生并行同步错误(如死锁、丢失数据的完整性)。上述这些缺点只有设计遍历整个状态空间时才能验证，因而可能被漏检[3]。若用硬件描述语言输入，遇到的困难是模型和验证。

　　针对传统的设计方法不太适合并行控制器设计的问题，本文介绍一种使用硬件描述语言VHDL来实现基于Petri网的并行控制器的方法。首先使用Petri网对问题进行建模，并对模型进行分析和控制，获得控制器的Petri网模型;然后用VHDL对Petri网控制模型加以描述，得到源文件;最后通过EDA软件开发工具Max+PlusⅡ进行编译、模拟、适配，并下载到可编程逻辑器件中。