基于FPGA的时统模块可靠性设计

　　0 引言

　　高可靠性永远是计算机系统中必不可少的重要需求，尤其是对于整个系统中用来产生统一时间信号的专用设备来说，其可靠性和精准性非常重要。时统模块的功能就是保证整个系统处在统一时间的基准上，它接收时统站发来的时间信号，完成与时统站送来时间信号的同步，同时回送一路供时统站延时检查和解调检查用，并向测控设备发送所需要的各种频率信号、时间信息和各种采样脉冲信号，来确保测控设备的定时与靶场的时间基准保持一致。

　　时统信号对信号噪声非常敏感，因此时统模块设计最关键的技术就是抗干扰技术。本系统采用大规模可编程逻辑器件实现修时、分频、产生时间信号和各种同步信号，以使时统接口模块集成度更高、可维护性增强;还充分考虑了EMC设计、时统信号的远距离传输;并且进行了PCB仿真设计。

　　1 FPGA实现数字滤波抗干扰

　　大规模可编程逻辑器件(FPGA)的出现，为解决计算机系统抗干扰问题开辟了新的途径，运用FPGA实现数字信号的滤波是一种高效可靠的方法，解决了传统的应用系统中，滤波部分要占用较多的软件资源和硬件资源的问题。而且FGPA具有编程方便、集成度高、速度快等特性，可反复编程、擦除、运用，在不改动硬件设计的情况下，可实现不同的功能需求。该时统模块在FPGA内部实现了同步脉冲的提取、对时功能、自守时、脉宽调制等功能。

　　1.1 脉冲的提取

　　脉冲的提取主要包括脉冲识别、中断源判断等。为保证时统信号的精确识别，防止丢帧、误判，须要对信号整形，适当展宽。在FPGA中运用反相器对信号整形，运用信号上升沿触发D触发器输出高电平去提起中断，在CPU主板响应中断后，通过控制D触发器清零端将输出的高电平拉低。以此防止非正常情况的出现。通用时统接收处理模块设计了多路时统接收电路，可同时采集多路外部授时信号，在同时工作的情况下，系统可得到多种不同的时间信息。因此，设计时需要能精确地识别这几路不同的中断源。CPCI系统只能分配给每个CPCI设备一个中断号，使得各路中断源都要通过这一个中断号向CPU主板提起中断。设计流程中可以运用FPGA内部寄存器来识别各路中断源。如图1所示。4路信号用寄存器74373的低啦识别，在系统响应中断后，随即读取寄存器，根据寄存器位的值，判断是由哪路信号源提起的中断。屏蔽信号用于系统关断任一路中断信号源，根据需要，可用软件屏蔽一路或多路信号源，未被屏蔽的信号进入中断产生器，输出中断信号，发起中断申请。 CPU主板收到时统模块的中断请求后，做出响应，系统软件根据中断响应输出时间信息。