基于FPGA的矩阵乘法器优化设计

　　0 引言

　　由于具有并发式的硬件结构，FPGA在进行并行计算和多通道数据处理方面具有不可替代的优势，因此在阵列信号处理、图象处理和通信信号处理等许多应用领域，FPGA正被越来越多的使用，它可以被灵活的设计成各种功能模块，如在通信系统中被设计为数字滤波器，在图象处理系统中用于3D图形变换，在阵列信号处理中用于求解信号协方差矩阵的特征值等等。在很多应用中，FPGA的功能都与矩阵的计算与变换有关，很多矩阵计算都可以用并行的计算结构实现，并且运算的并行程度越高，相应的系统性能也就越好，但是提高并行运算的并行度，就需要在FPGA中设计更多的基本运算模块，相应的硬件资源占用也就越大。因此，在FPGA的硬件资源有限的情况下，如何用更少的硬件资源实现更多的运算功能就成为提升系统性能的关键。

　　新一代的FPGA在硬件结构上为其在信号处理领域的应用做了很大的改进，如嵌入了专用高速数据收发通道、硬件乘法器、专用DSP单元、DCM模块和片内RAM等。本文将以3×3矩阵乘法器的设计实现为例，详细介绍如何使用DCM模块和硬件乘法器等资源，对矩阵基本运算在FPGA中的设计实现进行优化，从而最大限度的提高硬件资源的使用效率。

　　1 DCM简介

　　DCM是新一代FPGA中嵌入的高级时钟模块，为高频高性能应用提供了以下功能：

　　? 1)产生输入时钟的倍频或分频，或者通过倍频和分频生成一个全新频率的时钟。

　　? 2)按要求修正时钟，如将时钟占空比修正为50%。

　　? 3)对时钟信号进行精确相移。

　　? 4)消除时钟传输延迟，对FPGA内部或外部器件的时钟传输延迟都可进行消除，以提高整个系统的性能。

　　? 5)镜像或缓冲时钟信号，可以将输入时钟转换成不同的I/O标准信号，如将LVTTL时钟转换成LVDS。

　　如图1所示，DCM在结构上由四个功能单元组成，各功能单元可以单独操作或协同使用。

图1 DCM功能结构图

　　各模块与其主要功能为：

　　? DLL(delay-locked loop)：延迟锁定环单元，可以产生零传输延迟的时钟输出信号，它通过监控CLK0或CLK2X信号来补偿输出时钟在传输中产生的延迟。

　　? DFS(digital frequency synthesizer)：数字频率合成单元，通过设定不同的倍频与分频系数大小，DFS可以在很宽范围内提供可选频率的输出时钟。DFS和DLL可以同时使用也可单独使用，如果DLL没有使用，那么DFS的输出时钟CLKFX和CLKFX180与输入时钟CLKIN不存在相位关系。

　　? PS(phase shift)：相移控制单元，控制DCM的所有输出时钟与输入时钟CLKIN的相位关系，相移值在设计时就已设定并在FPGA加电配置时被加载到DCM中。