FPGA的超声相控阵系统接收波形合成结构

    1 超声相控阵波形合成

    超声相控阵技术早期主要应用于医学领域.80年代初,超声相控阵技术由医学领域逐步应用到工业无损检测中[1-4].在超声相控阵系统中,相位延迟是实现超声相控阵原理的基本环节,相对的,由于发射延迟控制可以通过数字延迟方法触发超声阵元,实现起来相对容易.而超声回波接收后的波形合成,由于比较棘手而得到研究者的关注[5, 6].

    早期超声波形的合成采用模拟延迟线来实现相位延迟,如由LC网络组成多抽头延迟线直接对模拟信号进行延迟,用电子开关来分段切换以获得不同的延迟量,其原理如图1 (a)中所示[7].但这种模拟方法占用空间大,成本高[8],信号本身也易受到干扰和发生畸变.随着电子技术、数字波形合成技术的发展和应用,大大改善了波形合成的质量.数字波形合成的原理如图1 (b)中所示,由超声阵元转换的超声回波电信号,在同步采样时钟的控制下,由A/D转换器转换为数字信号,存贮到FIFO内,经内部延迟,各路数字信号由数字加法器进行叠加,最后输出数字波形信号.这种合成方法硬件结构相对简单,实现容易,但采集后的数据如果直接进行延迟叠加,其延迟分辨率等于同步采样时钟周期.在实际的应用中,针对阵元中心频率为高频的超声相控阵系统, 1 ns的延迟是比较适当的但采用1 GHz的时钟频率会带来系统造价、能耗等问题.要在较低的采样率下提高延迟分辨率,就需要进行数字延迟处理[9-11]才能达到高于采样时钟周期的延迟分辨率,这无疑要增加硬件成本和数值运算的复杂程度.图1(c)中所示的是数字波形合成的异步采样时钟方法.该方法通过控制各阵元采样A/D转换器的采样时钟的相位差实现采集数据的延迟,采集的数据可以直接经锁存器进行数字叠加,完成波形合成.采用专用的延迟线芯片(如3D7408-1, DS1020-100等芯片)可以实现产生小于采样时钟周期的相位差,但这同样会增加设备体积和硬件成本.

    本文提出采用FPGA内部的锁相环(PLL)相移原理实现异步采样时钟的1 ns相位差.同时,除A/D转换器外,其余电路都在一片低价格FP-GA芯片内部,这样既减小了系统硬件体积,减小了系统的复杂程度,也降低了系统成本.

    2 结构与功能实现

    根据锁相环能够实现固定相移的工作原理,如果将多个锁相环并联,在同一时钟信号输入的情况下,每个锁相环产生不同的固定相移,则各锁相环输出的时钟信号之间就存在固定的相位差,利用选择开关选择不同的输出信号作为A/D转换器的采样时钟,则各通道的模拟信号经各A/D转换器采样后,输出的数字信号即为延迟后的数据.

    采用Altera公司Cyclone II系列的FPGA芯片实现1ns的采样时钟的高分辨率相位差.所有逻辑电路都在芯片内部实现,减小了硬件复杂程度,降低成本.而Cyclone II自身就是高性价比的FPGA芯片.Cyclone II器件支持最多达四个可编程锁相环(PLL),这些PLL提供的高级特性包括频合成、可编程占空比、外部时钟输出、可编程带宽、输入时钟扩频、锁定探测.Cyclone II内部的PLL具有时钟移相能力,能够实现可编程相移,同时每个PLL提供3个输出时钟,每个输出时钟的频率可相互独立,能够实现125 ps的相位移动.