基于FPGA的可重构测速模块设计

　　1　基于FPGA的可重构原理

　　FPGA (现场可编程门阵列)是一种可编程逻辑器件,他是在PAL,GAL等逻辑器件的基础上发展起来的。同以往的PAL,GAL等相比,FPGA的规模大得多,而单位逻辑门的成本却低得多,多容量、低成本为FPGA在印花系统的应用创造了条件。利用FPGA可以实现I/O处理,脉冲发生、计数,数学运算等功能,可以大大简化数控系统的设计。FPGA最大的特点就是他的内部逻辑的在线可重构性。目前主流的FPGA都是基于查找表结构的,查找表(160k UP Table)简称为LUT, LUT本质上就是一个RAM。如图1所示。在CMOS分离逻辑电路设计当中,通常采用图1 (a)的方法实现反相器。但是在FPGA中,却是使用LUT来实现这一功能,如图1 (b)所示。MUX的控制输入SEL被作为逻辑输入,而IN1, IN2则是反向器的查找表。这样做的原因有2点:

　　(1) LUT是通用的,可以实现任何逻辑。

　　(2) LUT可以高效地在硅片上实现。

　　由于SRAM的易失性,在系统上电后需要对FPGA进行配置,才能使FPGA进入工作状态。配置信息通常存放在PROM或者FLASH存储器当中,但是也可以使用其他设备,比如CPU完成这个工作。因此可以利用CPU对FPGA进行配置,将配置信息存储在CPU系统的存储器内,不但降低了成本,而且可以根据实际需要选择不同的配置信息。由于配置过程时间很短,通常在几百毫秒内,因此可以在系统工作过程中重新对FPGA进行配置,实现实时可重构。

　　2　光电编码器的输出波型及其测速方法

　　光电编码器通常输出相差为90°的两路方波A相和B相,按照转向的不同, A相或者超前B相。在使用光电编码器测速时需要完成误计数抑制、鉴向和测速3大功能。在误计数抑制方面,有模拟方式和数字方式。模拟的方法[1]采用RC电路将编码器传送来的方波信号转换为脉冲信号。数字方式多采用D触发器[2,3,4]对方波信号进行延迟之后再将经过延迟的波形进行逻辑运算,并根据两路波型之间相差90°的逻辑关系,消除因抖动或干扰而可能带来的误计数,消除因振荡或电路干扰产生的毛刺的影响。其中D触发器使用的级数对误计数的抑制有直接关系[2]。

　　在干扰严重的情况下,可以选择具有长线驱动接口的编码器,他将A、B相信号用RS 422 (差动方式)分为A、A和B、B四根信号线传输。这样可以有效地抑制共模干扰,提高传输距离。

　　测速功能的算法主要有M法、T法、M/T法、M法和T法都简单容易实现,但是精度受速度的影响。M/T法具有较高精度, M/T法和变M/T法是目前公认的高精度测速方法。

　　在测速实现方法上主要有纯硬件、纯软件、软硬件结合等方法。纯硬件方法[2,5]的优点是不需要CPU的干预自动完成,缺点是外围器件较多、只能实现M法和T法。纯软件[6]方法光电编码器的信号线与CPU中断输入和I/O口相连。优点是外部器件使用较少,缺点是占用CPU时间过多且测量精度不高。例如80C196,时钟频率为12 MHz,经过分频, T1定时器的基准频率是0.75 MHz,无论采用M法、T法、M/T法,精度都受到基准频率的限制,无法进一步提高。但是FPGA则可以大大提高基准频率,可以在本质上提高测速的精度。软硬结合的方法[3,4]是误计数抑制、鉴相的功能由外部硬件电路完成,而计数的功能由CPU完成,是以上2种方法的折衷,但是精度仍然受到限制。