基于FPGA高速并行采样技术的研究

　　0 引言

　　高速、超宽带信号采集技术在雷达、天文和气象等领域应用广泛。高采样率需要高速的模/数转换器(ADC)。目前市场上单片高速ADC的价格昂贵，分辨率较低，且采用单片超高速ADC实现的数据采集对FPGA的性能和PCB布局布线技术提出了严峻的挑战。

　　利用时间交叉采样原理，对同一信号用多个相对较低速的ADC并行采样是可行的。本文针对某项目要求构建了四路采样率为400 MHz的ADC和高性能FPGA接口处理平台，实现1.6 GHz数据采集。着重讨论了ADC采样时钟的设计、数据同步接收和校正预处理等关键技术，并提出软硬件优化方案。

　　1 采样系统设计

　　1.1 多ADC并行采样原理

　　时间交叉采样原理基于使用多片相对低速的并行ADC实现高速数据采集。m路ADC中每一片ADC的采样频率是整个系统采样频率的1/m，通过算法调整可使每一路通道时钟具有固定相位差，采样数据经多路排序合并后，可达到一路ADC采样速率m倍的效果。图1是四路采样时序结构，理想条件下各路时钟相位依次相差90°。

　　1.2 时钟设计

　　外部时钟信号经“时钟分配模块1”转换成两路同相差分时钟信号，一路送“时钟分配模块2”，另一路经PCB走线移相90°后送“时钟分配模块3”。模块2，3各输出两路180°相差时钟信号，最终得到依次相差近似90°的四路ADC采样时钟。

　　四路时钟信号并非严格均匀相差90°，各路独立进入“相位调整电路”微调。相位微调电路由可编程移相LC网络组成，FPGA独立控制四路调整电路，使相位时延控制在200～300 ps范围。时钟分配及调整电路结构如图2所示。

　　1.3 数据接收和存储

　　ADC输出数据速率为400 MHz，与之相对应的随路时钟为200 MHz，利用DDR方式接收数据。FPGA内部PLL产生的四路时钟信号的上升沿和下降沿都对输入数据进行实时采样，数据与采样时钟之间保持一定的相位差，以满足同步时序的数据建立时间(Tsu)和保持时间(Th)，如图3所示。

　　通过FPGA输入模块IDDR映射生成内部寄存器接收数据，并由异步FIFO实现内部时序同步和存储。ADC采样数据的有效位是14 b，利用FPGA软核生成的FIFO宽度和深度可分别设置为28 b和128，其中高14位[27：14]存储奇数时刻的采样数据，低14位[13：0]存储偶数时刻的采样数据，数据存储如图4所示。

　　2 数据预处理

　　2.1 时间交叉采样引起的误差

　　在图1所示的多通道并行时间交叉采样的数据采集系统结构中，各个子通道间数据不可能完全匹配，主要会产生三种误差：

　　(1)由于各个子通道ADC的增益不一致而引起的增益误差(Gain Error);