基于CPLD的容错存储器的设计实现

　　存储器是电路系统中最常用的器件之一，采用大规模集成电路存储芯片构成。实际统计表明，存储器在太空应用中的主要错误是由瞬态错误(也叫单个事件扰动，SEU)所引起的一位错[1]或者相关多位错，而随机独立的多位错误极少。半导体存储器的错误大体上分为硬错误和软错误，其中主要为软错误。硬错误所表现的现象是在某个或某些位置上，存取数据重复地出现错误。出现这种现象的原因是一个或几个存储单元出现故障。软错误主要是由α粒子引起的。存储器芯片的材料中含有微量放射性元素，他们会间断地释放α粒子。这些粒子以相当大的能量冲击存储电容，改变其电荷，从而引起存储数据的错误。引起软错误的另一原因是噪声干扰。同时在太空环境下，在带电粒子足够能量撞击下，存储器的存储单元中的位发生翻转从而产生SEU错误 [2] 。本文设计实现了用CPLD技术和纠检错芯片对存储器进行容错，大大提高了系统的可靠性。下面是具体容错存储器和门警电路的设计。

　　1　检错与纠错原理

　　常用的能检测2位错同时能纠正1位错(简称纠一检二，SEC-DED [3、4] )的纠错码有扩展汉明码(Extended Hamming Code)和最佳奇权码(Optimal　　他们的最小码距都为4，两者有相似之处，如冗余度一样，对于数据位数k，校验位数r应满足2 r-1 ≥k+r。当k=16时，r=6，数据位长增加1倍，校验位数只需增加1位，编码效率较高。另外从来源上讲，两者分别是汉明码的扩展码和截短码，也有资料称最佳奇权码为修正汉明码(Modified Hamming Code)。文献[4]介绍了SEC-DED和SEC-AUED)码的编解码理论。从性能上看最佳奇权码比扩展汉明码更为优越，前者在纠检错能力方面也优于后者，他的3位错误的误纠概率低于后者，而4位错误的检测概率高于后者，最重要的是他便于硬件实现，故应用的最多，本文采用最佳奇权码。

　　首先构造最佳奇权码的校验矩阵即H矩阵，最佳奇权码的H矩阵应满足：

　　(1)每列含有奇数个1，且无相同列。

　　(2)总的1的个数少，所以校验位、伴随式生成表达式中的半加项数少，从而生成逻辑所需的半加器少，可以节约器材、降低成本和提高可靠性。

　　(3)每行中1的个数尽量相等或接近某个平均值，这种决定生成逻辑及其级数的一致性，不仅译码速度快，同时线路匀称。

　　应用中采用(13，8，4)最佳奇权码，数据码为(d7 d6 d5 d4 d3 d2 d1 d0)，校验码为(c4 c3 c2 c1 c0)，P矩阵和编码规则分别为：

　　译码时把数据再次编码所得到的新校验位与原校验位模2加，便得到伴随式S，由其可判别错误类型：