数字中频调制解调系统的设计与实现

　　软件无线电(SDR)是具有可重配置硬件平台的无线设备，因为更低的成本、更大的灵活性和更高的性能，迅速成为军事、公共安全和商用无线领域的事实标准。SDR基带处理通常需要处理器和FPGA，处理器通常实现系统控制和配置功能，而FPGA实现大计算量信号的实时处理。因此采用DSP+FPGA的方案符合软件无线电中的硬件可重新配置的思想。

　　1 电路系统设计

　　数字中频调制解调系统以Ahera公司的FPGAEP3SE110为核心，来实现中频调制解调系统中MSK数字调制解调、扩频解扩、信噪比估计和RS编译码等数字信号处理功能。并在其外围加上TMS320C6416 DSP协处理器完成与信息处理器的信息处理和扩跳频图样管理，采用AD9233完成模拟中频到数字信号的转换，采用AD9957将调制后的MSK数字信号转换成70MHz的模拟中频，系统总体框图如图1所示。

　　1.1 TMS320C6416的内部结构

　　在本系统中，采用了一片TMS320C6416A8作为协处理器，处理外界接收到的各种通信消息，完成格式的转换、信息预处理、端机运行控制，扩跳频图样计算与管理等功能。TMS320C6416是TI公司推出的TMS320C6000系列中的定点的高速DSP芯片，它采用超长指令字体系结构，CPU时钟频率最高可达到1GHz时，其运算能力最高支持8条指令并行执行，定点处理能力最高可达8GIPS。它有64个相互独立增强的可编程E-DMA通道，可独立于CPU进行工作，以CPU时钟速率进行数据吞吐。DSP在上电时根据相应管脚的状态确定Boot模式、工作频率。TMS320C6416有三种上电自举方式：No Boot引导、HPI引导与ROM引导。DSP在复位时检测BEA[19：18]引脚电平状态来确定采用何种Boot模。TMS320C6416T的PLL系数选择由引脚CLKMODE1和CLKMODE0决定，复位时系统检测这两个引脚的状态，根据这两个引脚的状态，决定选择不同的PLL系数，有BY-PASS方式、×6方式、×12方式、×20方式。本板选用40MHz的外部晶振时钟输入，PLL的倍频系数设为20倍，CPU的系统时钟运行在800MHz。

　　1.2 外部存储器

　　1.2.1 EMIFA与SDRAM的接口

　　TMS320C6416片内有1MB的内部RAM存储器，而用于通信消息格式转换的程序需要500KB的存储空间，还需要1MB的数据存储空间，其片内存储器不能满足以上程序运行和数据处理的需要，因此电路系统扩展了大容量的SDRAM以存放相关的数据以及程序。

　　基于以上需求，DSP外部SDRAM采用1片Micron的MT48LC8M3282 8M×32映射到EMIFA总线的CE0外部存储空间。Micron的MT48LC8M3282是86-pin TSOP的CMOS同步DRAM，最高工作频率(处理速度)为166MHz(5.5ns)。SDRAM设备时钟始终控制在CPU时钟速率的1/6，即当CPU芯片以800MHz运行时，SDRAM以133MHz运行。