任意进制计数器原理及设计

　　一、引言

　　计数器是一种能对输人脉冲计数的逻辑部件.由各种触发器及组合逻辑电路构成，是数字设备中的基本逻辑部件，从小型数字仪表到大型数字电子计算机，几乎无处不在，除了计算以实现数字测量，运算和控制外，还有如分频、定时等其它逻辑功能.计数器种类多，按计数功能可分为加法计数器(累加计数器)、减法计数器(累减计数器)及可逆计数器;按计数的进位方式可分为同步计数器(并行计数器)和异步计数器(串行计数器);按计数的进制可分为二进制计数器、十进制计数器和不规则计数器.当前，中规模集成电路洲SD中有多种不同进制的计数器模块，但单片计数器功能块的进制一般只有两三种(TZ13有16种)，且都要改动外部连线才能改变计数进制。本文讨论用MSI构成不要改变外部连线，进制可任意预置的计数器.

　　二、任意进制计数器原理及设计实例

　　1.原理:

　　如图一，数据比较器比较两个二进制数码A与B冈.A为预置数(计数长度)，B为计数器输出.则计数器计到A时，数据比较器的Q^:B端输出一脉冲，此脉冲可用来将计数器复位或置位。改变预置数A，则可方便地改变计数进制.因此用这种方法可构成任意进制计数器。

　　对于异步置零的计数器，若需要计数长度为M，则可让计数器从S态开始计数计到阮时应立即清零(复位广](即sM态反为一过渡态)，清零信号一旦加到清零端，由于计数器中各触发器的性能差异及负载情况不同，所以它们复位的动作有快有慢。如果有一个动作速度快的先翻回零，那么置零信号立即消先动作速度慢的触发器可能来不及清零，下一个计数脉冲到来时计数器并非从岛态开始计数，这样造成电路工作状态的紊乱.解决的办法是Izl:用组合逻辑电路构成门锁器使复位信号持续一段时间，保证计数器可靠复位.其状态循环如图二.

　　对于可同步置数的计数器，可让计数器工作在岛至Sm一1态之间。故可将计数器的预置数定为S，数据比较器数据A置为Sm.，.则计数器从S开始计数到队一，时输出置位信号，第m+1个脉冲到来时置为乳态.循环包括m个状态，构成m制计数器，其状态循环如图三。

　　2.复位法构成任意进制计数器实例

　　图四是这种计数器框图.计数器长度由T1085的A3A产IAo端输人.由与非门qGzG3q构成的门锁器能将复位脉冲保持一个O低电平持续时间。

　　当时QA=B输出为：“0”，则G3输出“l“，，T4161正常计数当T4f61计数输出Q3QZQIQO=A」A产IAo时，QA月输出“1”，将门G打开O下降沿到来后G输出，0’’，将T4161复位.此时即使Q月由于T4161各触发器复位不一致输出变为‘，0’’，G3输出仍为，0’’，只有下一个O的上升沿到来后，Q才输出“1”，计数器重新开始计数.可见GIG痴，q构成的门锁器能将复位信号保持一个O的低电平持续时间，避免了循环状态的紊乱。