基于FPGA的高速数字峰值保持器设计

　　0　引言

　　生产实践中常常遇到需要对最大峰值进行测量的情况,如在锻压工艺中一次打击力的最大值、轴承生产行业的轴承振动噪音的峰值、桥梁设计试验中共振时的最大幅值等。在这类测量仪表的设计中,硬件上采用峰值保持电路是实现峰值采集常见的方法。常用的峰值保持器是使用模拟电路来实现的,技术较为成熟,但存在跟踪速度慢、或对窄脉冲峰值难以采样等缺点。对此,利用高速的FPGA及模数转换器件,设计了数字式高速峰值保持器。

　　1　数字峰值保持器的设计

　　1.1　数字峰值保持器的结构及工作原理

　　现场可编程逻辑器件(Field Programmable GateArray,简称FPGA)是目前被广泛采用的用于高速及复杂数字电路设计的大规模可编程逻辑器件,是一种纯硬件电路,门级延时仅数ns,可工作在高达200 MHz频率。而其内部逻辑设计可采用类似高级语言的硬件描述语言,给硬件设计提供了极大的灵活性。

　　数字式峰值保持器由可编程器件FPGA与高速模数转换器组成,其结构如图1所示。模数转换器采用的是8BIT采样速率为1MSPS的AD7821芯片。FPGA实现模数转换控制以及最大值比较。片内“模数转换控制”根据AD7821的时序,启动模数转换,在模数转换结束出现INT中断信号后,从AD7821中读取数据。“峰值/跟踪控制”在TRACK为低电平时实现峰值保持功能,将输入的数据与已保存的最大值比较,若输入数据比已存在的最大值大,则输入值取代原最值作为新的最大值被保存。当TRACK为高电平时,解除已保存的峰值,输出跟踪输入。OE为三态输出的使能信号,低电平有效。

　　1.2　FPGA的片内逻辑描述

　　FPGA片内的逻辑描述采用硬件描述语言VHDL。主要为两部分:使用状态机实现的“模数转换控制”及完成峰值保持的“峰值/跟踪控制电路”。

　　1.2.1　“模数转换控制”电路设计

　　“模数转换控制”电路VHDL设计包含两个主要的进程(process)。进程StateChange为状态机,用来给模数转换器提供转换时序及数据可读辅助信号EC。进程ReadData负责读取转换结果。

　　AD7821提供了多种接口与操作模式。设计中采用读写模式(WR-RD Mode)中的一种操作方式,其时序图如图2所示。将一个采样周期划分为S0~S3四个状态。各状态下的控制信号为:

　　状态S0,,辅助信号EC=0。

　　状态S1,,辅助信号EC=0,等到信号变低后才转到下一状态。

　　状态S2,,辅助信号EC=1。

　　状态S3,,辅助信号EC=0,模数转换结果出现在数据线上,这时可以读取转换数据。状态机的状态转换图见图3。

　　辅助信号EC控制数据读取,在另一个进程ReadData中,检测到EC=1时,读取转换数据。