利用可编程的扭斜控制解决时钟网络问题的方法

　　时钟网络管理问题

　　提高同步设计整体性能的关键是提高时钟网络的频率。然而，诸如时序裕量、信号完整性、相关时钟边沿的同步等因素极大地增加了时钟网络设计的复杂度。传统时钟网络的设计采用简单的元件，诸如扇出缓冲器、时钟发生器、延时线、零延时缓冲器和频率合成器。由于PCB走线长度不等而引起的时序误差，采用弯曲走线设计的走线长度匹配方法来处理。走线阻抗与输出驱动阻抗的不匹配经常通过反复试验选择串联电阻来消除。多种信号标准使得时钟边沿的同步更加复杂。

　　提高时钟频率导致

　　时序裕量的减少

　　提高时钟频率减少了将数据从一个器件传送到另一个器件的可用时间。在提高工作频率( 通常>66MHz)时，时钟网络的设计需要仔细考虑时序参数，诸如器件的建立和保持时间、信号在电路板走线上的传播时间、在同一个时钟网络中器件的时钟时序的差异等。如果违反了时序裕量规则，电路板将不能再按设计的要求可靠地工作。以下是一些处理时序问题的方法：

　　·弯曲走线匹配时钟走线长度。

　　·采用具有最小输出-输出扭斜的扇出缓冲器。

　　·采用零延时缓冲器来提前/延时时钟边沿或者补偿包括扇出缓冲器在内的不同的延时。

　　阻抗不匹配导致信号完整性下降随着时钟边沿速度的提高，其谐波频率达到GHz。这意味着任何长度超过两厘米的走线必须被看作一根发射线。由于扇出驱动器和时钟走线以及时钟走线和接收器件之间的阻抗不匹配引起的信号反射使得时钟信号变得扭斜，从而导致接收数据错误，增加了电磁干扰和串扰。器件至器件的输出阻抗变化以及输出电压引起的阻抗变化(2.5V的输出阻抗高于3.3V 的输出阻抗)使得阻抗匹配问题进一步复杂化。以下是一些用来改善时钟信号完整性的方法：

　　·用电阻与扇出驱动器串联来匹配走线阻抗。

　　·在输入到地之间或者输入之间使用终端电阻。

　　·用扇出缓冲器来驱动到每个接收器件的时钟信号。

　　多种信号标准增加了

　　层次结构的层数

　　时钟的信号标准取决于接收器件或者时钟域。例如，DDR存储器要求采用SSTL2-差分标准的时钟信号，但是支持LVCMOS 标准的时钟发生器电路可能产生所需的主时钟频率。由标准转换器导致的时钟网络层次数目的增加经常使得满足所需时序规范的过程复杂化。以下是一些用来连接不同逻辑标准的方法。

　　· 采用专门的转换器来匹配时钟发生器和接收 IC 之间的信号接口。

　　·根据设计，终止没有用到的输出。