弹上机模拟测试信号源高速大容量存储与回放技术研究

　　引　言

　　弹上机模拟测试信号源的主要功能在于模拟攻击目标特性,为弹载信号处理器提供输入测试信号。当其工作在数据回放模式时,由上位机根据目标特性生成数据文件,模拟测试信号源对数据文件进行回放,生成测试信号。为了能够更好地模拟大动态条件下的攻击目标特性,模拟测试信号源必须具备数据存储容量大、数据回放速率高等特点,因此系统采用FPGA + DDR2 SDRAM内存条+高速D/A的方案实现。

　　结合弹上机模拟测试信号源对大容量数据高速存储及回放的需求,本文首先设计、实现了基于FPGA的DDR2 SDRAM内存条控制器,在此基础上,对内存条进行了存储区域划分,实现了多路数据文件的并行循环回放,采取连续猝发方式提高了DDR2内存条的数据传输速率。本系统目前已投入使用,性能指标均满足弹上机模拟测试信号源的要求。

　　1　系统整体设计

　　弹上机模拟测试信号源为弹上机提供三路高速测试信号,每路信号的数据容量要求不小于2GB。为满足这一需求,系统选用DDR2 SDRAM内存条作为数据缓存,同时依据测试数据的特点采用数据压缩及数据循环回放的方法提高整体性能,经压缩后,每路信号的数据容量不超过512MB。系统中DDR2SDRAM内存条承担了绝大部分的数据存储任务,其操作相对复杂,因此从一定意义上来说,DDR2 SDRAM内存条控制器的性能是系统整体性能的关键所在。

　　数据存储及回放子系统作为弹上机模拟测试信号源的关键组成部分,其主要功能是实现测试数据的实时加载及循环回放。PC机按照规定格式产生测试数据,而后通过USB总线依次下传三个测试数据文件至测试信号源;内存条控制器将DDR2内存条分割成三个存储区域分别对三路测试数据进行缓存,经过缓存后的测试数据并行流向三路16bit高速D/A,经过整形电路,对外输出模拟信号;在必要的时候,还可以通过USB接口将DDR2内存条中的数据文件回读至PC机中以备验证,数据存储及回放结构框图示于图1。其中FPGA采用Altera公司的Stratix ii系列芯片,型号为EP2S30F672C5,作为系统的主控芯片;DDR2 SDRAM内存条选用两条KINGMAX公司的KLCD48F-A8KB5,其单条容量为1GB;高速D/A芯片采用ADI公司的AD9777。

　　系统中由FPGA实现的功能主要有USB接口控制逻辑、DDR2 SDRAM内存条控制器、基于内存条控制器的功能扩展、高速D/A控制逻辑等。其中DDR2 SDRAM内存条控制器的设计基于状态机,完成对DDR2 SDRAM内存条的初始化、刷新、读写等操作;功能扩展部分包括:地址索引模块、地址生成模块以及FIFO数据请求判决模块。地址索引模块为数据分区域存取提供地址偏移及地址暂存功能;地址生成模块依据地址索引模块的输出为内存条操作提供地址以及模式寄存器的配置字; FIFO数据请求判决模块依据三个面向高速D/A的输出FIFO的存储状态仲裁数据请求,确保D/A端回放信号的连贯与完整,每一个输出FIFO对应一路测试信号。系统采用异步输入、输出FIFO来实现异步时钟域的数据同步和缓冲以提高性能[1]。