3G系统中AGC的FPGA设计实现

　　1 引 言

　　大多数接收机必须处理动态范围很大的信号，这需要进行增益调整，以防止过载或某级产生互调，调整解调器的工作以优化工作。在现代无线电接收装置中。可变增益放大器是电控的，并且当接收机中使用衰减器时，他们通常都是由可变电压控制的连续衰减器。控制应该是平滑的并且与输入的信号能量通常成对数关系(线性分贝)。在大多数情况下，由于衰落，AGC通常用来测量输入解调器的信号电平，并且通过反馈控制电路把信号电平控制在要求的范同内。

　　2 系统总体设计

　　在本设计中，前端TD_SCDMA的射频信号RF输入后，经过MAX2392零中频下变频解调后进行增益处理。VGA输出的信号经过ADC变换后就成为数字中频信号，经RSP(接收信号处理器)处理输出为IF数字信号。IF信号可以经过AGC控制算法处理后控制VGA的增益。AGC增益控制算法在数字部分来实现，在本设计中，AGC电路可以有效提高链路的动态范围(+25～-105 dBm)，提高ADC输出的SNR，以使DSP能更容易地实现Dw-PTS同步。AGC在系统中的位置如图1虚线框所示：

　　3 AGC系统的FPGA实现

　　根据AGC所实现的功能，在FPGA中将AGC模块分为如下几个部分来实现：

　　3.1 数据干路模块

　　从RSP接口来10位二进制补码数据I1和Q1，与求指数模块传送来的预放大增益GAIN2相乘后所得出的数据(仍取10位二进制补码数据)将要传送到CIC平均模块，同时要分别与求指数模块传送来的放大增益GAIN3相乘，然后采取截短处理，取8位二进制补码数据，I1′，Q1′，输出到DSP 中。

　　3.2 计算下行同步码功率(SYNC_DL)模块

　　计算下行同步码功率(SYNC_DL)模块对应于图2中的判断部分，是AGC中最为重要算法计算。TD_SCD-MA每个帧有6 400个码片，在其一帧5 ms的时间上是不连续的，因此只能求出下行同步码(SYNC_DL)的功率值，以此为依据控制VGA的电压值。

　　由图3的TD_SCDMA的帧结构知道，下行同步码(SYNC_DL)在下行导频时隙(DwPTS)发射，SYNC_DL的长为64个码片，在其左边和右边各有32和96个码片的保护时隙(GP)。为此，在FPGA中共用了3种不同的方法计算其功率值。

　　方法一在FPGA内根据检波法的原理计算下行同步码64个码片的功率(AGC模块图2中的dcmt部分)。考虑TD的帧结构，保护时隙GP的功率很小，故从接收功率的时间分布上来看，与GP相比SYNC_DL段的功率较大。当用SYNC_DL段的64码片之和除以SYNC_DL前后个32个码片相加之和，结果大于3时，就可以判断出SYNC_DL的大致位置。因此，基于这种方法，FPGA在5ms的周期中遍取6 400个码片，每64个码片做积分，依次向前滚动计算，同时做除法运算，最后即可计算出SYNC_DL在一帧6 400个码片中的位置和能量，以此控制VGA的电压和后续的计算。不过这种方法只有在信号质量很好，信号强度比较大的时候才计算准确。