基于一种通用SPI总线接口的FPGA设计与实现

　　一、引言

　　SPI串行通信接口是一种常用的标准接口，由于其使用简单方便且节省系统资源，很多芯片都支持该接口，应用相当广泛。SPI接口的扩展有硬件和软件两种方法, 软件模拟 SPI接口方法虽然简单方便, 但是速度受到限制，在高速且日益复杂的数字系统中，这种方法显然无法满足系统要求，所以采用硬件的方法实现最为切实可行。当前，基于主从处理器结构的系统架构已经成为一种主流(如 DSP+FPGA,MCU+FPGA等)，FPGA是在 ASIC的基础发展出来的，它克服了专用 ASIC不够灵活的缺点。与其他中小规模集成电路相比，其优点主要在于它有很强的灵活性，即其内部的具体逻辑功能可以根据需要配置，对电路的修改和维护很方便。目前， FPGA的容量已经跨过了百万门级，使得 FPGA成为解决系统级设计的重要选择方案之一。在这种架构下，应用 FPGA来构建 SPI通信接口是切实可行的。传统 SPI接口的 FPGA实现往往使用厂家提供的 IP核实现，但是经笔者实践发现，这种方法虽然能够满足基本 SPI通信要求而且速度比较快，但是设计不够灵活，不利于功能扩展，例如用户无法知道其内部工作状况，控制信号时序复杂等，用户使用时往往觉得困难，另外，该 IP核不是免费的。基于此，本文将提出一种新的基于 FPGA的 SPI接口设计方法。

　　二、SPI总线原理

　　SPI总线由四根线组成:串行时钟线(SCK),主机输出从机输入线(MOSI),主机输入从机输出线(MISO),还有一根是从机选择线(SS),它们在与总线相连的各个设备之间传送信息。

　　SPI总线中所有的数据传输由串行时钟SCK来进行同步,每个时钟脉冲传送1比特数据。SCK由主机产生,是从机的一个输入。时钟的相位(CPHA)与极性(CPOL)可以用来控制数据的传输。CPOL=“0”表示 SCK的静止状态为低电平,CPOL =“1”则表示SCK 静止状态为高电平。时钟相位(CPHA)可以用来选择两种不同的数据传输模式。如果 CPHA =“0”,数据在信号 SS声明后的第一个 SCK边沿有效。而当 CPHA=“1”时, 数据在信号 SS声明后的第二个 SCK边沿才有效。因此,主机与从机中 SPI设备的时钟相位和极性必须要一致才能进行通信。

　　SPI可工作在主模式或从模式下。在主模式,每一位数据的发送接收需要 1次时钟作用，而在从模式下, 每一位数据都是在接收到时钟信号之后才发送接收。

　　三、设计原理

　　本系统用硬件描述语言 VHDL描述，可 IP复用的通用结构。

　　1、典型应用

　　SPI接口的典型应用如图 1所示。微处理器与从设备通过发送指令的方式实现双向数据传输。

图1

　　2、模块设计