用内建自测试(BIST)方法测试IP核

　　0 引言

　　为了尽快将专用电路投放市场，SoC片上系统设计制造中普遍采用IP(Intellectual Property)核技术，由各个IP核组成高度集成的SoC片上系统。由于集成的数字电路中仅有最顶层的输入输出引脚与外界相连，IP核内部逻辑信号、IP核模块之间的连接信号以及电路中的竞争冒险的测试无从下手，这些都给SoC以及IP核的测试带来了挑战。随着片上系统设计的日趋复杂化，设计的测试验证工作越发繁重，使用传统的基于模拟的方法对其进行验证已经不能满足设计需要。可以说SoC以及IP核的测试验证成为了SoC技术发展的瓶颈，人们正在寻求其他的设计验证技术。其中较为理想的测试方法，就是在核的设计同时考虑并采取相关的测试设计，方便核的后端测试。本文以曼彻斯特编码器、译码器IP核的测试设计为例，讨论了IP核的内建自测试(BIST)方法。

　　1 测试原理

　　IP核的测试旨在探测IP核的功能和时序错误，以便对IP核进一步修改，从而提高产品的可靠性。IP核的测试原理就是对IP核采用访问、控制、隔离等手段，从核的输入端施加需要的测试激励信号，并从核的输出端得到测试响应，比较其结果与预期的结果之间的差异。[1]

　　1.1 内建自测试 (BIST)原理

　　IP核的测试可以通过内建自测试方法得到解决，IP核的内建自测试思想就是IP核提供自我测试的能力。通过IP核内的测试外壳(wrapper)，外界可以控制启动BIST和切换到正常的工作模式，见图1-1。

　　图 1-1 内建自测试原理图

　　1.2 内建自测试外壳

　　在IP核的设计之中就设计IP核的内建自测试外壳(wrapper)，可以提高IP核的可测试性，但同时在电路实现上却增加了电路的面积。通常因外加测试外壳IP核的面积额外开销在500门以上，所以应该在IP核的可测试性和其面积中找到恰当的结合点。测试外壳内部大多采用边界扫描模块或多路选择器、移位寄存器等逻辑电路。测试外壳起到了测试的隔离、控制、访问等作用。

　　2 IP核内建自测试(BIST)的设计实现

　　曼彻斯特编码在通信中广泛应用，对其硬件实现的编码译码器电路IP核的测试中我们采用了内建自测试(BIST)方法,下面讨论它的具体实现。

　　2.1 面向测试的IP核设计

　　为提高IP核的可测试性，应该在设计IP核同时考虑到测试方面的具体措施以便增加其可测试性。内建自测试方法普遍采用了测试外壳wrapper。在IP核的设计上，设计功能模块的同时，用硬件描述语言编写相关的测试电路逻辑。

　　2.1.1 测试隔离外壳设计

　　通过对IP核的隔离，用户可以分别测试各个IP模块而不受其相邻核的干扰。隔离设计主要策略就是隔离开核的输入端或者输出端，或者输入输出同时隔离[1]。通常采用可控制的多路选择器以及寄存器电路实现相关隔离，如图 2-1详细介绍了输入输出隔离装置。