VHDL设计电路优化探讨

　　在1980年，因为美国军事工业需要描述电子系统的方法，美国国防部开始进行VHDL的开发。1987年，由IEEE(Institute of Electrical and Electronics Engineers)将VHDL制定为标准。参考手册为IEEEVHDL语言参考手册 标准草案1076/B版，于1987年批准，称为IEEE 1076-1987. VHDL(Very-High-Speed Integrated Circuit Hardware Description Language)是随着可编程逻辑器件(PLD)的发展而发展起来的一种硬件描述语言。他是一种面向设计的、多层次、多领域且得到一致认同的标准硬件描述语言，是集行为描述、RTL方式描述、门级描述功能为一体的语言，利用VHDL语言进行PLD设计开发，虽然在使用软件方面可以找到最佳的组合(例如Altera公司提供的Max+plusⅡ或QuartusⅡ软件与Mentor Graphics公司的Leonardo-Spectrum软件综合共同开发系统)，但在设计思路和语言使用方面对系统的综合质量也有重要的影响。

　　1　应用VHDL开发PLD的流程

　　在设计入口(design entry)阶段可以采用逻辑图和VHDL混合输入，一般使用芯片生产商提供的一些新的开发工具，接下来的一步是VHDLSynthesis，通常称为逻辑综合，由3个过程组成：VHDL语言合成(LanguageSynthesis或HDLCompilation)、逻辑优化(Optimization)、目标映射(Technology Mapping)。最后一步是为了适应不同公司的编译器而生成EDIF(Electronic Design Interchange Format)的中间文件，也有的生成AHDL，DSL，QDIF，XNF等内部网单描述文件。

　　在早期的EDA解决方案中，一般采用编写测试向量或加激励波形的方法，但这只能对逻辑的输出信号进行模拟，而对于一些重要的内部信号则无能为力了。采用VHDL后，可以借助VHDLSynthesis生成的VHDL格式的内部网单，使用一些特殊的调试器对VHDL源程序进行类似于高级语言调试的单步跟踪调试。这样，不仅可以观察重要的内部信号，而且可以清楚地看到程序执行的流程。比较常用的调试器有Aldec的Active-HDL等。接下来就是适配Fitter(Place&Route)，这里要用各个芯片厂商提供的编译器(TargetCompiler)来生成JEDEC文件，用于下载(Download)和逻辑编程。在生成JEDEC后，一般还要经过时序模拟(Timing Simulatior)。在全部的开发过程中，设计入口VHDL的输入对最终运行速度、器件面积等影响很大，所以一定注意VHDL的优化设计。

　　2　优化VHDL编码的几种方法

　　VHDL是行为级的设计，所带来的问题是设计者的设计思考与电路结构相脱节，即使最后综合出的电路都能实现相同的逻辑功能，其电路的复杂程度和时延特性都会有很大的差别，甚至某些额外的电路还使得系统运行效率达不到要求。下面给出了几点简化VHDL的设计优化方法。

　　2.1　避免过多使用寄存器、触发器