基于FPGA的伪码测距电路的设计与实现

　　1　引　言

　　现场可编程门阵列(FPGA)用硬件电路完成算法的过程，一方面解决了系统的开销问题，提供了提高系统整体性能的条件，另一方面，由于静态RAM型的FPGA具备可重构特性，这使得资源利用率得到显著提高。FPGA既具有通用计算系统的灵活性，又有专用处理系统的性能，对实现高性能信号处理具有很高的应用价值，而且可重构的特性使其可以根据算法来调整相应的通信结构和数据字长。FPGA以其高度的灵活性与硬件的高密度性在通信信号处理中得到了广泛的应用。

　　在对Xilinx公司的Virtex-E系列FPGA芯片进行充分理解的基础上，结合炮兵某数字测距定位系统的实现，这里设计了伪码的测距电路，并对其FPGA的实现进行了分析。

　　系统伪码测距电路总体设计如图1所示。

　　系统根据前端输入数据进行码的捕获与跟踪，这些都在FPGA逻辑运算控制部分实现。该部分是系统的核心。

　　单片机控制部分主要实现数据的计算以及人机的信息互换。该部分对输入数据进行运算，以得出距离信号;并负责将距离信号进行显示，同时还可根据外部指令控制系统的工作。指令输入接口可以控制数据显示的刷新频率，控制系统的工作进程。

　　时钟产生部分的主要功能是为单片机控制部分及FPGA逻辑运算控制部分产生所需的不同的时钟信号。

　　2　伪码测距原理

　　系统采用转发式二次伪随机码测距，即主控站发射的随机测距信号经用户站转发后再与本地码进行相关运算，通过测量两者相关峰的位置来确定信号到达的时间，根据收发之间的时间差即可确定主控站与用户站之间的距离，如图2所示。

　　PN码的相关特性取决于所取码的类型和长度。分析表明，当接收到的PN码与本地码相差一个码元以上时，二者的相关值接近于最大输出的1/p(p为伪码周期中的码元数，即码长);当时间相差为零，即两序列完全对准时，输出最大;当二者的时间差为正负一个码元之内时，相关值随着时间差的变化而变化。在一个序列周期内，相关值只在一个码元宽度内有明显变化，为三角形，其它时间基本为零。图3为一个m序列伪码的自相关函数的示意图。

　　相关峰可以被用来测量两个PN序列之间的时间差，借此测量用户站与主控站之间的距离。利用三角形相关峰的线性斜边，粗同步到一个码片宽度内之后，通过PN码跟踪环可实现码片内的精同步。

　　3　伪码同步模块实现

　　扩频码的同步又分粗略同步和精确同步，也就是扩频码的捕获和跟踪。通过扩频码的捕获可以使本地伪码与接收到的码元基本保持同步，获得二分之一码元宽的同步精度。但由于发射机和接收机的相对运动及时钟的不稳定，特别是测距的需要，必须对接收信号进一步跟踪，使本地参考信号尽可能跟随接收信号的变化。扩频码的跟踪可以使同步精度控制在更小码元周期范围内，由此得到的距离估计误差较小。