基于FPGA的视频信号发生器设计

　　0 引言

　　在光电测量系统中，需要图像处理器进行图像采集、处理。而为了对图像处理器的图像采集能力及处理能力进行评估、检测，常常需要对图像处理器输入特定视频，进行各项功能测试。目前随着数字化相机的广泛应用，图像处理器多采用数字化接口。而且对图像处理器的检测要求信号发生器产生的视频内容越来越丰富，帧频越来越高，而目前检测图像处理器的信号发生器多是标准的模拟视频输出，如文献提出的模拟视频发生器，有的虽然能产生数字视频但内容是固定的，如果对内容进行更改则需要对数字视频信号发生器重新编程以达到要求，比较麻烦，不能满足日益复杂的要求。因此灵活改变视频内容的数字视频信号发生器的研制变得十分迫切。本文提出一种数字视频信号发生器的设计方法，此方法可以同时得到LVDS和CamerLink制式的视频，供数字化图像处理器检测使用。本文提出的设计方法除可以脱离计算机独立使用外，如果想实时更改信号发生器输出视频的各项参数，无需重新改写程序，只需把该信号发生器通过串口连接到计算机上，即可通过人机交互的方式对视频中的目标灰度、背景灰度，目标大小、目标运动速度进行更改。此外目标的背景还可以从板卡上的SDRAM中选取。与以往的视频信号发生器相比，本文提出的信号发生器除能产生多种数字化视频外，还能灵活更改所产生的视频各项参数，因此具有一定应用价值。

　　1 硬件组成

　　数字视频发生器主要卣FPGA模块、单片机模块、串行通信模块、TTL转L,VDS模块、FTL转CamerL,ink模块、SDRAM模块组成，整个系统框图如图1所示。

　　1.1 工作原理

　　数字式视频信号主要由行同步、帧同步、像素时钟、图像数据组成。其中行同步决定一行的起始位置，帧同步决定一帧图像的起始位置，像素时钟决定一行有多少列图像数据。根据数字图像的组成，可以看出如果想要生成一幅数字图像，必须包含上述要素。其行帧信号同图像的关系如图2所示，其中VSYN表示帧同步信号，HSYN表示行同步信号。

　　其中图像的采集是从行同步上升沿开始后，按像素时钟采集的。

　　本文根据数字视频产生所需的各要素进行信号发生器的设计。主要通过FPGA产生行同步信号、帧同步信号、像素时钟;通过单片机+串口通信模块实现目标参数的更改，并把更改后的参数传递给FPGA，供FPGA产生相应运动的视频信号;通过视频制式转换模块把FPGA生成的视频数据及视频控制信号转换成LVDS和CamerLink制式的数字视频信号。

　　2 FPGA控制模块