一款新颖的带隙基准电压源设计

　　电压基准是芯片设计中一个至关重要的组成单元，它直接影响着整个电子产品的性能。高精度是当今集成电路发展的特点之一，随着集成电路以摩尔定律的发展，人们对电路指标的要求也日趋提高。因此，高精度、高性能的基准源对于集成电路芯片是必不可少的。本文设计了一款高性能的基准电路，具有较小的温度系数，同时在2.3～6.5V的电源电压范围内具有较低的功耗和较高的电源电压抑制特性，适用于各类对精度要求较高且功耗低的集成电路芯片。

　　1 基准工作的基本原理

　　图1为典型的与温度无关的带隙基准电路架构图。它的原理就是利用三极管基极-发射极电压△VBE的负温度系数和两个三极管基极-发射极电压差值△VBE的正温度系数相抵消来产生零温度系数的基准电压。如图1所示，图中Mp1、Mp2为LDMOS管，VDD的大部分压降均落在Mp1、Mp2上，因此该电路可以承受较高的电源电压。若忽略三极管的基极电流，则有

　　由式(1)～式(6)式可以得到

　　其中，N=IS1/IS2为QN1和QN2的发射极面积之比。VBE2的温度系数为-1.5 mV/℃，VT的温度系数为+0.086 mV/℃，所以选择适当的N值和R2/R1的比值，就可以得到零温度系数的输出电压。另外，调节R4和R5的比值，可以得到期望的基准电压，且不会改变已调整好的零温度系数特性。

　　2 新颖的带隙基准电路

　　如图2即为所提出的基准电压电路。该电路由偏置、运算放大器、基准核心和基准启动4个部分构成。核心电路的原理如前文所述，下面对运放、启动作具体阐述。

　　该电路的运放如图2所示，运放的主要作用是保证△VBE的精准性。然而运放的失调是一个主要的误差源。假设输入端的失调电压为VOS，经过计算可以得到

　　这里的关键问题是失调电压被放大了(1+R2/R3)倍，在VREF中引入了误差。更重要的是VOS本身随温度变化，更增大了输出电压的温度系数。因此要尽量减少失调电压。而引起失调的因素有很多，如电阻间的不匹配，晶体管的不匹配，运放输入级晶体管阈值电压的不匹配，以及运放的有限增益等。这里主要通过提高运放的增益和精确的版图设计来改进。如图2所示，基准中采用了多级差分结构的运放来提高其增益，增大负反馈的深度，减小失调。然而，运放级数的增多会增加电路的功耗，因此设计运放的偏置电流为与电源无关的较小量，使其工作在饱和区边缘，这也使得电路具有较宽的电源电压范围。

　　PSR是表征电源抑制能力的交流小信号参数，它的定义为输入电压的变化与输出基准电压的变化之比。在低频情况下，基准的PSR和运放的增益呈成正比。因此运放的环路增益越大，输出VREF对电源VDD变化的抑制性就越强。