基于CPLD和嵌入式系统的高速数据采集系统的设计与实现

　　1系统结构

　　高速数据采集系统由高速ADC、CPLD、FIFO和嵌入式系统组成，系统结构如图1所示。

　　系统中的增益调节电路用于调节输入信号的大小以适合ADC芯片的要求。第一级FIFO数据缓冲电路用于存储A/D转换后的数据。CPLD电路用于完成2000个数据的10000次对应累加。第二级FIFO数据缓冲电路用于存放前一次2000个数据的累加结果，并在进行后一次累加的时候由CPLD读取其中的数据与AD采样的数据累加。CPLD完成累加后再把数据送给第二级数据缓冲电路保存。嵌入式系统用于控制数据采集系统的启动和最终累加结果的接收，并通过网口将累加结果发送给上位机进行处理。

　　2系统开发平台

　　2.1嵌入式操作系统—Linux

　　Linux作为嵌入式操作系统有以下几大优点：

　　(1)可应用于多种硬件平台;(2)源代码公开;(3)微内核直接提供网络支持;(4)高度模块化使添加部件非常简单。

　　2.2硬件设计

　　整个数据采集板采用双层设计，上层是嵌入式系统的核心板，包括嵌入式系统CPU、FLASH和SDRAM等系统基本配置。MPC860的控制总线与数据总线通过核心板100线×3的接口插座与下面的扩展板各芯片通讯。硬件的结构框图见图2。

　　嵌入式系统的CPU选用Motorola的MPC860芯片。它内部集成了微处理器和一些控制领域的常用外围组件，特别适用于互联网络和数据通信。MPC860 PowerQUICC通信处理器可以根据用户的不同要求提供2～4个串行通信控制器、数据缓存，各种级别的网络协议支持。该处理器专为宽带接入设备如路由器、集线器、交换机和网关等设计。

　　2.2.2系统内存

　　系统内存由3部分组成，MPC860内部集成了4KB数据Cache，以及片外扩展的Flash和SDRAM。Flash为2片Am29LV160D，总容量为4MB×8bit，用来存放ppcboot.bin和linux.bin文件。SDRAM采用2片K4S641632F，总容量为16MB×8bit。

　　2.2.3通用外设

　　MPC860的4个串行通信控制器(SCC)支持以太网、HDLC/SDLC、HDLC总线(用以实现基于HDLC的局域网)、AppleTalk、UART、比特流透明传输、基于帧的透明传输(CRC可选)、支持PPP(Point to Point Protocol)的异步HDLC等标准协议，只需很少的外围芯片就可以实现串行口和USB Slave接口。MPC860外扩一片LXT905PC就方便地实现了一个10BASET的以太网接口。

　　2.2.4嵌入式系统调试

　　MPC860处理器支持BDM(背景调试模式)，完成板卡硬件检测、下载、运行、烧写FLASH、内核调试、单步调试等最底层的调测功能。在背景调试模式下，通过向CPU发送命令，可以实现对寄存器、系统存储器的访问。