基于FPGA的手持式数字存储示波器峰值采样技术

　　1　背景

　　示波器在正常模式下,一个采样时钟对应一个采样点,由存储器存储。如果要检测尖峰宽度极窄的干扰信号,只有当采样间隔小于干扰宽度时,干扰才会被可靠数字化,所以须利用高速时钟快速采样,但受存储器容量所限。而且要显示该尖峰干扰信号,示波器需要设置在低时基下,这样虽然捕捉到了尖峰干扰但却牺牲显示宽度。很多工程测量中,要求观察长周期波形上的尖峰干扰情况,选较大的时基设定值以显示完整的波形,这时,为满足存储容量的限制,示波器将自动放慢采样速度,采样区间变宽,超过尖峰宽度时,尖峰可能未被数字化而逃脱,致使还原后的波形中没有该尖峰干扰信息,如图1所示。

　　另外,没有峰值采样的数字示波器容易产生显示错误,如果采样频率低于被采样信号频率,没有遵循Nyquist采样定律,那么就可能会复现出虚假波形即出现混叠现象如图2所示,这样就会给使用者带来不便。

　　不仅如此,加入了峰值采样的示波器只要在软件上稍加调整,就能够以记录仪的方式对信号进行长时间的观测,例如能够在几个小时内不停的观察被测信号而被记录的只是这段时间内的峰值,这是以往模拟示波器不可能实现的。峰值采样在手持式数字存储示波器中的实现是本文的创新点与关键点。

　　2　峰值采样的实现原理

　　峰值采样技术利用高速采样、峰值存储技术解决上述困惑。一方面为了显示完整的长周期波形,选择较大的时基设定值,这时采样区间变宽。另一方面,为了捕捉尖峰干扰,采用不受时基设定值和相关的采样区间影响的独立的高速采样时钟,一个采样区间对应多个采样时钟,将多个点数字化,但只检测出其中最大的值和最小值作为该采样区间内有效的采样点,然后由存储器存储,以适应存储容限。这样,无论尖峰位于何处,高速采样保证了尖峰总能被数字化,而且尖峰上的采样点必然是本区间的最大值或最小值,能被可靠地检出、存储并显示,如图3所示。该模式非常适合在较大时基设定范围捕捉重复的尖峰干扰或单脉冲干扰。

　　3　总体设计

　　在手持式数字存储示波器中如果应用传统的硬件,例如使用快速比较器、模拟开关和RAM,能够实现峰值采样,但是对于手持式的产品来说,需考虑开发成本和系统功耗、占用电路板大小等很多原因,这种方法是不可取的。为此,利用手持式示波器内部本身所具有的FPGA实现示波器的峰值采样不仅可以保持已有系统中的硬件不增加,而且系统资源得到更加充分的利用,总体设计框图如图4所示。

　　系统主要由高速数据采集模块ADC、可编程逻辑器件FPGA、微控制器和液晶显示模块等四部分组成。高速数据采集模块采用了Analog公司的双通道AD9288,其转换速率为: 1MS/s~100MS/s,但是其低端采样率会受到限制,可以采用控制RAM写入速度的方式来控制采样速率,本系统采样率为100MS/s。微控制器采用处理速度很快嵌入式芯片LPC2138,主要负责对采样数据以及显示数据的处理和对FPGA的控制。可编程逻辑芯片FPGA选用Altera公司的EP1K30QC208-3,其内部有3K的RAM,在本设计中采用其0.5K的储存空间存储采样数据。FPGA主要完成高速比较获得峰值即最大值与最小值以及对石英晶体进行计数产生数据存储地址,将高速ADC的采样数据与时基相对应的速率写入其内部RAM。写满256个点后,产生允许触发信号,当触发信号有效时再写入256个数据,微控制器把存储的峰值数据进行处理以便显示。