闭环电容式微加速度计全差分CMOS接口电路

　　1　引　言

　　低噪声高精度的微加速度计由于能达到低于μg的检测精度和具有小体积、低功耗的特点被越来越广泛地应用于惯性制导、太空微重力检测、侧翻控制和平台稳定性、地震检测以及消费市场的GPS导航系统中[1-2]。由于机械敏感表头的电容变化非常微弱,需要检测的电容变化低于10-18F,因此电容式微加速度计的敏感检测电路设计成为此类加速度计的一大挑战[3-4]。单端、开环检测接口电路由于其功耗低和结构设计简单,已广泛应用在实际产品中,但是单端检测电路芯片衬底噪声抑制能力差[5],不利于与数字电路集成,而开环检测加速度计线性度差,无法应用到高精度检测系统中。全差分检测接口电路利用其较高的共模抑制比可以很好地抑制衬底噪声耦合,且由于其差分结构特点,电路结构整体具有较小的谐波失真特性,配合静电力闭环反馈结构将非常适合高精度微加速度计的应用。世界各大研究机构已对这种结构展开了大量的研究[1,6],但是大多数研究只针对低噪声设计[1]、自检测功能[7]等,忽略了对系统线性度、闭环系统鲁棒性、系统响应时间的研究。

　　本文介绍了一种基于开关电容的全差分接口电路,采用了经过优化设计的比例-微分-积分(PID)控制器来改善系统稳定性、响应时间、精度和噪声特性;提出了一种新的双路静电力反馈结构来实现闭环加速度计,经实际测试其非线性度达到0.03%;采用片上参考电容来防止前级运放输入共模电位的饱和;采用低噪声电荷放大器、相关双采样等噪声消除技术(CDS)来消除直流偏移和抑制1/f噪声,经测试传感器输出噪声为8μg·Hz-12。

　　2　加速度计ASIC设计

　　加速度计接口ASIC芯片原理如图1所示。整体电路采用全差分电路结构减小检测电路引入的非线性及谐波失真。检测电路包括全桥平衡模块、电荷积分模块、相关双采样模块、PID控制模块、平衡力反馈模块和时序控制模块。Vs+和Vs-分别为产生脉冲的两个正负参考源,其中Cp1和Cp2分别是传感器输出端点的寄生电容。

　　2.1　全差分电路结构

　　图2是全差分检测原理图。图中SE表示传感器的敏感质量块,CS+和CS-表示传感器敏感电容,Cf+和Cf-表示前级运放反馈电容,VI+/VI-和VO+/VO-分别表示电荷放大器的输入及输出。

　　周期性脉冲信号加载在敏感质量块上,通过电荷放大器来检测两个敏感电容的相对变化量。这种全差分式检测结构相对于单端检测结构,可以获得更好的衬底噪声抑制能力,提高了加速度计的电源抑制比(PSRR)、动态范围和谐波失真。如单端敏感电路的输出函数为:

　　其中VO为输出电压,x为电容结构位移。对于全差分电路结构,由于输出为VO+与VO-相减,因此输出表示为