IDT70V9289型高速同步双口SRAM的原理及应用

　　1 引言

　　随着科技的发展和高速设备的不断涌现，数据传输率也越来越高。而由于传输方式的不同，各种高速设备在连接时能否实现可靠的数据交换就显得十分重要。高速双口SRAM的出现为解决这一问题提供了一种有效途径。IDT70V9289是IDT公司新推出的高速同步双口静态存储器，其容量为64k×16bit，具有设计简单，应用灵活等特点。

　　2 IDT70V9289的结构及功能

　　2.1 内部结构

　　图1示出IDT70V9289的结构框图，它主要由I/O控制器、存储器阵列、计数器/地址寄存器和一些逻辑电路组成。

　　2.2 功能特点

　　·真正的双端口存储器，完全同步操作

　　3.5ns时钟建立时间，0ns保持时间(所有控制、数据和地址输入)

　　具有数据输入、地址和控制寄存器

　　·存储容量达1024kbit(64k×16bit);

　　·高速数据存取，其TCD(时钟上升沿与数据输入/输出的时延)为

　　商业级：6/7.5/9/12ns(最大)

　　工业级：9ns(最大)

　　·应用IDT公司的高性能CMOS技术，所耗低

　　工作时：500mW(典型值)

　　待机时：1.5mw(典型值)

　　·计数使能和重置功能

　　·通过FT/PIPE引脚选择任意端口的流通(folw-through)或流水线输出模式

　　·可对多路传输总线中的独立高位字节和低位字节进行控制

　　·LVTTL接口电平，3.3V(±0.3V)单电源供电

　　2.3 引脚功能(以左边端口引脚为例)

　　VDD：电源输入端，起滤波作用的旁路电容器应尽可能靠近电源引脚，并直接连接到地;

　　VSS：接地引脚;

　　CE0L，CE1L：使能端，当CE0L为低电平且CE1L为高电平时，电路工作。该引脚可允许每个端口的片上电路进入低功耗的待机模式;

　　R/WL：读/写使能，此端为高电平时读出，为低电平时写入;

　　OEL：异步输出使能;

　　A0L-A15L：地址同步输入端;

　　I/O0L-I/O15L：数据输入/输出端;

　　CLK：：存储器工作时钟，所以输入信号在该时钟上升沿有效;

　　UBL：高位字节选择，低电平有效;

　　LBL：低位字节选择，低电平有效;

　　CNTENL：计数器使能，当时钟上升沿到来时，如果该引脚为低电平，则地址计数器工作，优先级高于其它引脚;

　　CNTRSTL：计数器重置，低电平有效，优先级高于其他引脚;

　　FT/PIPEL：流通(flow-through)和流水线模式选择，高电平有时为流水线模式，此时输出有效发生在CE0L为低电平且CE1L为高电平的二个周期。

　　ADSL：地址选通使能，低电平有效，优先级高于其他引脚。