基于FPGA平均值原理相位差计的设计

　　相位差的测量在研究网络特性中具有重要作用，如何快速、精确地测量相位差已成为生产科研中的重要课题。测量相位差的方法很多，有集成电路设计的，也有采用数字信号处理(DSP)实现的，现在普遍采用电子计数式的方法。但传统的瞬时相位差计，需要用锁相环电路锁相跟踪被测信号，廉价的低端FPGA芯片无法完成，同时被测信号的频率范围也限制在低频内，为了解决上述问题，提出平均值相位差计的原理，并采用VHDL语言编程，FPGA芯片实现，巧妙地简化了锁相跟踪电路，扩展了被测信号的频率范围，提高相位差计的性能参数，也大大降低了成本，具有很高的性价比。

　　1总体设计方案与基本原理

　　数字式相位计的基本原理如图1所示，两路同频率的信号U1，U2通过脉冲形成电路，产生两路过零脉冲信号Uc，Ud，再经过相位差提取电路得到宽度等于两信号相位差对应时间宽度的信号Ug，最后通过闸门、计数、显示就可以测量到相位差的数值。各点的波形分析如图2中的U1，U2，Uc，Ud，Ug，Ufc及Uh。其中：U1，U2是同频率不同相位的两个信号;△T表示两个同频率正弦波过零点的时间差;Ufc为经过倍频的计数标准脉冲。设被测信号的频率为f，信号的周期为T，若倍频数为360×10k，则fc=360×10kf，假设在1个信号周期内能计到的Ufc脉冲数为N，在相位差所对应的时间△T内计到的Ufc脉冲数为n，那么N=fcT=360×10kfT=360×104，所以相位差φ=360△T/T=360n/N=10-bn，即计数值n的数字就代表两信号中相位差的度数;b表示小数点的位置。

　　这种测量原理，必须保持fc与f的严格比例关系，因此必须用到锁相倍频电路，若用FPGA实现，就必须选用含锁相环的高端芯片，成本提高;同时，由于f=360×10kf，若f=1 MHz，测量精度为±1°，则fc=3 600 MHz，系统的频率就相当高，目前的FPGA芯片几乎无法实现。

　　为了解决这两个问题，利用平均值相位差计的原理，对上述测量方法进行改进，原理如图4所示。各点的波形分析如图2和图3所示。可以看出，就是增加了一个时间闸门2，波形分析也就是多了2个Ufm和Uj。

　　闸门脉冲发生器由晶振分频器、闸门电路组成，它送出的波形如图3所示。Ufm波形所示宽度为Tm的门控信号Ufm;Tm远远大于被测信号的周期Tmax，一般取Tm=kT;k为比例系数。

　　这一闸门信号使时间闸门2开启，在Tm内通过时间闸门1的标准频率脉冲有通过时间闸门2，得到的波形如图3所示。

　　设在时间Tm内计到的脉冲总数为A，对图3中的Ufm及Uj点波形分析可知，A=kn;考虑到k=Tm/T;n=fc△T;φ=360△T/t，所以A=(Tmfc/360) φ=aφ。式中：a=Tmfc/360，若选取适当分频数m=fc/fm=Tmfc的值，使a=10g，φ=A×10-g，则计数值A的数值就是被测信号相位差的度数;g表示小数点的位置。从上述原理分析可以看出，标准信号不必再跟踪被测信号，FPGA芯片就可以选用低端的，大大降低成本，同时被测信号的频率也可以提高到系统频率同一数量级，从而大大扩大了被测信号的频率范围。