基于FPGA的CMI编码系统设计

　　CMI码一般作为PCM4次群数字中继接口和光纤传输系统中的线路码型。这种码型不具有直流分量，有较多的电平跳跃，含有丰富的定时信息，因此很容易提取位定时信号，该码型具有良好的纠错能力，是一种很重要的码型。

　　在高次脉冲编码调制终端设备中广泛使用CMI码作为接口码型，在速率低于8 448 kb/s的光纤数字传输系统中也被建议作为线路传输码型。

　　本文主要介绍CMI码的编码具体实现方法，系统设计中采用了Altera公司CycloneⅡ系列的EP2C5Q型号FPGA作为系统的核心单元，完成CMI编码功能，程序设计平台为0uartusⅡ7.2软件，采用Verilog HDL作为程序设计语言。

　　1 CMI编码规则及FPGA配置电路

　　CMI码的全称是传号反转码，CMI码的编码规则如下：当输入0码时，编码输出01;当输入1码时，编码输出则00和11交替出现，如表1所示。

　　表1 CMI码的编码规则

　　根据此规则输出CMI码元的速率应为输入基带信号码元速率的2倍，对于输入为1的码字，输出不仅与当前码字有关，还与前一个1码的输出有关，1码对应的编码结果是00或11码型交替出现。由以上规则可以看出，在同步的情况下，输出只对应3种有效码型。即01、00、11码，而10码型则无效，因此可以根据这个特点进行检错。

　　设计中采用的是Altera公司的EP2C5Q型号FPGA，EP2C5Q是CycloneⅡ系列器件中的一种，CycloneⅡ器件采用90 nm工艺制造，在逻辑容量、PLL、乘法器和I/O数量上都较Cyclone有了很大的提高。EP2C5Q型号FPGA具有丰富的逻辑资源，共有4 608个逻辑单元(LE)，26个M4K RAM块，2个PLL锁相环，13个18x18的乘法器模块。

　　在FPGA硬件电路设计中需要注意的问题就是JTAG下载电路、配置芯片EEPROM电路与FPGA的连接关系。FPGA每次上电后都需要进行配置，从EEPROM中将数据读入，然后开始运行。根据FPGA在配置电路中的角色，其配置数据可以使用3种方式载入到目标器件中，分别是：FPGA主动(Active)方式;FPGA被动(Passive)方式;JTAG方式。在FPGA主动方式下，由目标FPGA来主动输出控制和同步信号(包括配置时钟)给Altera专用串行配置芯片(如EPCS1、EPCS4等)，在配置芯片收到命令后，就把配置数据发送到FPGA，完成配置过程。要注意的是：Altera FPGA所支持的主动方式，只能够与Altera公司提供的主动串行配置芯片(EPCS系列)配合使用。这种配置模式只有在StratixⅡ和Cyclone系列(Cyclone和CycloneⅡ)的器件中支持。在被动方式下，是由系统中的其他设备发起并控制配置过程。比较常用的是JTAG配置方式JTAG是IEEE 1149.1边界扫描测试的标准接口。绝大多数的Altera FPGA都支持由JTFAG口进行配置，并支持JAM STAPL标准。从JTAG接口进行配置可以使用Altera的下载电缆，通过QuartusⅡ工具下载。