基于P89C52RD2和FPGA的可调延时模块设计

　　引言

　　基于P89C51RD2和FPGA的信号延时模块主要用在传输时钟信号、数字同步信号等对信号延迟有高要求的点对点传输系统中，它可对多路信号进行单独的适当延时调整。造成信号的延迟原因有：不同的传输线路、信号处理时间不同以及器件速度存在差异等。

　　无论何种原因，延时模块可以对输入的已存在有延时积累的信号进行不同精度、不同范围的延时量调节，使信号到达终端后相对延迟时间符合要求。由于利用了可编程器件FPGA和增强型单片机，延时模块不仅能较好地实现其功能，而且实现了系统的模块化和微型化，利于模块在系统中的使用和模块的二次开发。

　　系统结构及硬件设计

　　系统结构框图如图1。其硬件结构比较简单，主要由单片机P89C51RD、RS-232/TTL接口电路MAX232和可编程逻辑器件FPGA三部分组成。单片机P89C51RD2是上位PC机和FPGA的连接纽带，它通过并口发送数据给FPGA，另一边通过RS-232/TTL接口芯片与PC机进行串行通讯;PC机主要功能是实现延时调整的可视化操作;FPGA是延时调整处理的硬件实现，单片机将PC送过来的延时调整参数输入FPGA，FPGA在单片机的控制下对信号进行延迟处理，最后送入相应传输通道。某些系统使用现场存在较强的电磁干扰，模块的设计考虑信号隔离问题，故对串行接口进行了电气隔离，强化了PC机和模块通讯的安全系数。

　　延时模块正常上电后，单片机P89C51RD2首先从数据存储区读出最近一次存储的延迟时间、信号通道等参数，并转发到FPGA数据接口。FPGA根据接收到的参数，首先筛选出目标地址以便切换到对应的信号通道，然后再根据时间对该通道进行预定的延时，恢复先前调整好的延时信号。在模块运行期间，P89C51RD2实时监测、接收来自上位PC机发送的新延时数据。如果需要对某一路信号的延时量进行调节，通过PC机的串口发新数据，P89C51RD2中断收到新数据后，将数据分成两路处理：一路进入到单片机的数据存储区，待下次上电读取使用;另一路则转发至由FPGA控制的延时控制，实现信号的延迟时间调整。

　　使用的P89C51RD2是PHILIPS公司内核基于8 位80C51单片机的派生产品，它们在完全保留80C51 指令系统和硬件结构的大框架外，还具有多方面的功能加强、扩展、翻新和创新，其中在应用中编程(IAP：In-Application Programming)是最显著特点之一。在应用中可编程是指MCU可以在系统中获取新代码并对自己重新编程，即用程序来改变程序。P89C51RD2的IAP功能实现是通过PHILIPS 公司提供的BootROM 固件来完成的，它位于0FC00H?0FFFFH空间，与闪存空间重叠(见图2)。固件中已经固化有擦除和编程等子程序，PHILIPS 公司提供了寻址该固件的方法，只要用户程序简单调用BootROM中带适当参数的公共入口，即可实现所需要的操作。