低抖动锁相环对微加速度计时钟性能的改善

    锁相环(PLL, Phase-Locked Loop)是一个闭环相位自动控制系统,能够利用一个精确且稳定的频率产生一系列频率准确的信号,为系统内部和其它模块提供稳定的时钟^[1].

    电荷泵锁相环(CPPLL)是数字锁相环(DPLL)的一种常用结构.他的鉴相环节采用即可鉴相又能鉴频的鉴频鉴相器(PFD),因而整个环路有着几乎无限的捕获带宽.同时与LPLL(线性锁相环)相比,电荷泵锁相环相对易于集成.基于这些优点, CPPLL日益成为集成锁相环的首选结构,被广泛嵌入到各种芯片内部的时钟模块中,用以向系统提供稳定可靠的时钟源^[2].

    本文重点在通过电荷泵锁相环为微加速度计系统提供驱动信号及后续解调来提高微加速度计时钟的性能,从而提高微加速度计的整体性能.

    1　微加速度计的检测原理

    MEMS硅微加速度计包括:差分电容结构部分,驱动信号发生部分,微小电容检测部分等几个部分,如图1所示.通常驱动信号发生部分采用RC振荡器,经分频器分频,在形成两路互为反相的载波(方波)信号,该方波信号加在传感器的检测电极两端,实现电压调制差动电容检测,再由窄脉冲产生电路进行开关同步解调,产生与传感器电容差值相关的检测信号,再由检测部分进行缓冲放大和开关电容滤波处理,形成与加速度成正比的电压信号,再由功率扩展放大器输出该电压信号,实现加速度与电压的线性转换和标定^[3].

    驱动信号发生部分除了提供给差分电容结构部分以外,还用于后续的微小电容检测部分中的解调电路中,所以驱动信号的特性对于微加速度计的噪声性能有很重要的影响.

    2　频率抖动(Jitter)的定义

    方波的频率和周期是具有一一对应关系的,所以频率抖动也就是周期抖动.按照国际电信同盟(ITU)的定义, Jitter是指在时间轴上的特定有效瞬间,信号在它们理想位置前后较小区间内的抖动,如图2所示.

    图2中用实线描绘的是严格周期性信号的波形,每个沿的起始点在时间轴上间隔相等;虚线代表的是实际的近似周期性信号,其周期或频率有微小的变化.可以看到,相应沿的起始点偏离理想位置.此时称后者的波形有Jitter,不同的有效瞬间(时间轴上有间隔的不同位置)时间或Jitter的幅度是不同的.对于Jitter的描述可采用绝对幅度方式,也可采用相对幅度方式.绝对幅度方式是信号实际位置和理想位置的偏差可以是时间单位ps(即10-12s)或频率单位Hz.相对幅度方式偏差相对于单位间隔或理想频率的比值^[2-4].

    3　电荷泵锁相环的工作原理及电路结构

    电荷泵锁相环是锁相环电路中的一种,由于便于集成和优良的性能,所以应用非常广泛.电荷泵锁相环的基本结构包括:鉴频鉴相器、电荷泵电路、环路滤波器、压控振荡器,如图3所示.对于不同引用,还包括分频器,根据分频器的不同应用,可得到各种频率的输出.