基于VHDL的DRAM控制器设计

　　80C186XL16位嵌入式微处理器是Intel公司在嵌入式微处理器市场的上导产品之一，已广泛应用于电脑终端、程控交换和工控等领域。在该嵌入式微处理器片内，集成有DRAM RCU单元，即DRAM刷新控制单元。RCU单元可以自动产生DRAM刷新总线周期，它工作于微处理器的增益模式下。经适当编程后，RCU将向将处理器的BIU(总线接口)单元产生存储器读请求。对微处理器的存储器范围编程后，BIU单元执行刷新周期时，被编程的存储器范围片选有效。

　　存储器是嵌入式计算机系统的重要组成部分之一。通常采用静态存储器，但是在系统需要大容量存储器的情况下，这种方式将使成本猛增。如果采用DRAM存储器，则可以大幅度降低系统设计成本;但DRAM有复杂的时序要求，给系统设计带来了很大的困难。

　　为了方便地使用DRAM，降低系统成本，本文提出一种新颖的解决方案：利用80C186XL的时序特征，采用CPLD技术，并使用VHDL语言设计实现DRAM控制器。

　　一、80C186XL RCU单元的资源

　　80C186XL的BIU单元提供20位地址总线，RCU单元也为刷新周期提供20位地址总线。80C186XL能够产生刷新功能，并将刷新状态编码到控制信号中。

　　嵌入式系统中DRAM控制器的CPLD解决方案

　　图 1是RCU单元的方框图。它由1个9位递减定时计数器、1个9位地址计数器、3个控制寄存器和接口逻辑组成。当RCU使能时，递减定时计数器每一个 CLKOUT周期减少1次，定时计数器的值减为1时，则产生刷新总线请求，递减定时计数器重载，操作继续。刷新总线周期具有高优先级，旦80C186XL 总线有空，就执行刷新操作。

　　设计者可将刷新总线周期看成是“伪读”周期。刷新周期像普通读周期一样出现在80C186XL总线上，只是没有数据传输。从引脚BHE/RFSH和A0的状态可以判别刷新周期，如表1所列。刷新总线周期的时序要求如图2所示。

　　表1 刷新周期的引脚状态

　　二、80C186XL DRAM控制器的设计与运行

　　DRAM存在着大量、复杂的时序要求，其中访问时间的选择、等待状态以及刷新方法是至关重要的。DRAM控制器必须正确响应80C186XL的所有总线周期，必须能将DRAM的部周期和其它访问周期分辨出来，其访问速度必须足够快，以避免不必要的等待周期。

　　在设计时，我们采用XC95C36-15 CPLD[2]以及4Mbits的V53C8258[3]DRAM作范例。15ns的CPLD，速度相对较高，价格比较便宜。用它设计成的DRAM控制器允许80C186XL的工作速度高达20MHz，并且XC95C36有异步时钟选择项。这种特性对本设计有很大的好处。