基于流水线加法器的数字相关器设计

　　0引言

　　数字相关器是扩频通信体制下数字中频接收机核心部件之一，在数字扩频通信系统中应用广泛，但由于受数字信号处理器件速度限制，无法应用于高速宽带通信系统。其中一个重要原因是高位数的加法器进位延迟过大，使得在一个采样时钟节拍内无法完成一次累加运算，而导致相关运算错误。随着FPGA技术的快速发展，器件速度的不断提升，这一问题一定程度得到改善，但仍然无法满足高位数扩频码、高采样速率和大动态范围的数字相关器的工程实现，因此必须采用优化算法最大限度地减少加法器进位操作，从而降低电路延迟对数字相关处理的影响，较为可行的方法是通过流水线加法器构建数字相关器。

　　1 数字相关器基本模型分析

　　数字相关器类似于匹配滤波器，可以看作乘累加运算器，即输入数据流同本地码在采样同步时钟的驱动下(在一个时钟节拍内)逐级相乘并累加。以32阶数字相关器为例，假定中频信号采样速率是扩频码速率的4倍，输入采样数据流为补码(如果输入码流是2进制码应通过逻辑电路转换成补码)，可建立如图1所示电路模型(全加器型)。

　　图1所构建的数字相关器其特点是模型较为简单，在进行FPGA逻辑电路设计时也较容易实现，同时在输入信号动态范围较小(采样数据流数据带宽较小)的情况下器对硬件资源的消耗也较少(不考虑乘法器消耗的资源)。但是当输入信号动态范围较大时，如采样数据流数据带宽超过8 b，中频信号采样速率超过40 MHz时此模型的缺陷就会暴露出来，其核心问题是∑求和加法电路要在一个时钟节拍内必须完成32个8 b补码数据的加法运算，而FPGA内部门到门的延迟会使每一位加法电路在进行运算时产生一定时间的暂态。当这种暂态逐级累加时就会造成一个时钝单位内无法产生稳定、有效的输出结果，同时如果输入的数据流产生较多的进位，则会使相关结果出错。

　　由上述可知，图1所描述的相关器电路模型应用在实际的通信系统中会存在隐患，尤其是作为时隙信号同步头字符相关处理时，有可能造成时隙同步的误触发。若作为位同步字符时会造成整时隙的接收数据较高误码。

　　除此之外，此模型还存在消耗FPGA内部大量乘法器资源的缺点，实际上，数字相关器的每一阶所进行的采样数据流同本地码相乘操作其产生的数据结果并无实际物理意义，而有意义的仅是相乘之后符号，它直接决定了输入码流同本地码匹配的结果。

　　由表1可见乘法器符号输出的结果实际上是同或运算，即：相同为正，不同为负。因此以乘法器作为相关器符号判决器效率并不高，而且浪费了大量的乘法器资源，完全可以通过组合逻辑判决得到相同的结果。