LVDS技术在某成像光电跟踪产品中的应用

　　在当今电子设计领域，由集成电路芯片构成的电子系统朝着大规模、小体积、低电压、高速度的方向飞速发展，导致电路的布局和布线密度变大，同时信号的频率仍在不断提高。采用降低电压的办法不仅可以减少高密度集成电路的功率消耗和芯片内部的散热，有助于提高集成度，而且可以提高信号频率、降低信号间的串扰，是集成电路发展的一个方向。而采用LVDS(Low Voltage Differential Signaling)传输则可以有效克服共模噪声，可用于远距离高速信号传输。

　　1 LVDS技术简介

　　LVDS(Low Voltage Differential Signaling)是一种低摆幅的差分信号技术，它使得信号能在差分PCB线对或平衡电缆上以几百Mb/s的速率传输，其低压幅和低电流驱动输出实现了低噪声和低功耗。LVDS在两个标准中被定义：IEEE P159613(1996年3月通过)，主要面向SCI(Scalable Coherent Inteface)，定义了LVDS的电特性，还定义了SCI协议中包交换时的编码;ANSI/TIA/EIA-644(1995年11月通过)，主要定义了LVDS的电特性，并建议了655 Mb/s最大速率和11 923 Gb/s的无失真通道上的理论极限速率。在两个标准中都指定了与物理通道无关的特性，这保证了LVDS能成为多用途的接口标准。

　　图1给出了典型的LVDS互连方法。这里使用的是DS90C031 LVDS驱动器芯片和DS90C032LVDS接收器芯片，其中DATA INPOUT和DATA OUTPOUT是TTL电平。驱动器和接收器主要完成TTL信号和LVDS信号之间的转换。LVDS驱动器由一个驱动差分线对的电流源组成，通常电流为3mA。LVD8接收器具有很高的输入阻抗，因此驱动器输出的电流大部分都流过100Ω的匹配电阻，并在接收器的输入端产生大约300 mA的电压。当驱动器翻转时，它改变流经电阻的电流方向，接收器产生有效的逻辑“1”和逻辑“0”状态。

　　应用LVDS具有许多优势：

　　(1)高速率。由于LVDS逻辑状态间的电压变化仅为300 mV，因而能非常快地改变状态。例如当信号电平在333 ps内变化300 mV时，压摆率仅0.9 V/ns，低于将信号失真和串扰减到最小时的标准压摆率1 V/ns。如果使用上升和下降时间不大于比特宽度2/3的老标准，那么具有333 ps跃变的信号能在1 Gb/s下工作，仍保有很大的余地。

　　(2)低功耗。随着工作频率的增加，LVDS的电源电流仍保持平坦，而CMOS和GTL技术的电源电流则会随频率增加而呈指数上升，这得益于使用恒流线路驱动器。电流源把输出电流限制到约3.5 mA，同时也限制跳变期间产生的任何尖峰电流。由于没有尖峰电流，就有可能获得1.5 Gb/s的高数据率而不明显增加功耗。恒流驱动输出还能容忍传输线的短路或接地，而不会产生热问题。LVDS降低了终端电阻压降，因此还降低了电路的总功耗。