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基于Cadence_Allegro的高速PCB设计信号完整性分析与仿真

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  0 引言

  随着半导体工艺的迅猛发展以及人们对信息高速化、宽带化的需求,高速PCB设计已经成为电子产品研制的一个重要环节,信号完整性(Signal Integrity,SI)问题(包括反射、串扰、定时等)也逐渐发展成为高速PCB设计中难以避免的难题,若不能较好地解决信号完整性设计问题,将有可能造成高速PCB设计的致命错误,浪费财力物力,延长开发周期,降低生产效率。

  当今较主流的高速PCB设计基于SI仿真,在设计过程中融入SI分析与仿真指导设计优化,能较好地解决SI问题,产品首次成功率较传统设计方法显著提高。目前主流的高速PCB设计EDA工具如Mentor公司的PADS,Cadence公司的Allegro SPB系列都支持SI仿真,且功能强大,为基于SI的高速PCB设计提供了有利条件。对于高速PCB设计者来说,熟悉SI问题的基础理论知识,熟练掌握SI分析及仿真方法,灵活设计信号完整性问题的解决方案具有非常重要的意义。

  本文主要研究了常见反射、串扰、时序等信号完整性问题的基础理论及解决方法,并基于IBIS模型,采用Cadence_Allegro软件的Specc-traquest和Sigxp组件工具对设计的高速14位ADC/DAC应用系统实例进行了SI仿真与分析,验证了常见SI问题解决方法的正确性。

  1 常见信号完整性问题及解决方法

  1.1 常见信号完整性问题

  信号完整性(Signal Integrity)是指信号未受到损伤的一种状态,它表示信号质量和信号传输后仍保持正确的功能特性。从广义上讲,是指高速产品中由互连引起的所有问题,通过时序、噪声、电磁干扰(ENI)3种形式影响高速信号的质量,常见的SI问题包括反射、串扰、延迟、振铃、地弹、开关噪声、电源反弹、衰减等,解决信号完整性问题的关键在于对互连线阻抗的认识,很多SI问题都与互连阻抗有关,下文将从互连线阻抗的角度描述反射、串扰、定时问题。

  1.2 反射

  反射问题反映的是由单个网络的信号质量,与单个网络的信号路径及信号返回路径的物理特性有关。信号沿单个网络传播时,感受到互连线的瞬态阻抗变化。若信号感受到的互连阻抗保持不变,则保持不失真;若信号感受到互连的阻抗发生变化,信号在变化处产生反射,则产生失真。引致互连阻抗发生变化的主要因素有线宽变化、层转换、返回平面间隙、接插件、分支线、T型线或桩线、网络末端。

  信号反射、过冲、振铃现象都是由阻抗突变引起的。反射的信号量由瞬态阻抗的变化量决定,将单个网络由突变点划分为入射前区域1、入射后区域2,两区域瞬态阻抗分别为Z1,Z2,则反射信号与入射信号幅度之比为:

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