一种基于FPGA的误码性能测试方案

　　在数字通信系统的性能测试中,通常使用误码分析仪对其误码性能进行测量。它虽然具有简单易用、测试内容丰富、误码测试结果直观、准确等优点,但是,价格昂贵、不易与某些系统接口适配,通常需要另加外部辅助长线驱动电路;此外,误码分析仪对于突发通信系统的误码性能测试存在先天不足。例如,在对TDMA系统上行链路误码性能测试时,只有通过外加接口,对连续数据进行数据压扩,才能为被测设备模拟出突发形式的数据,从而完成测试。这给测试工作带来极大的不便。

　　另一方面,现今的通信系统大量采用FPGA作为系统的核心控制器件。将物理层上的各协议层的功能集中在FPGA内部实现,不仅提高了通信系统的集成,同时也减少了硬件和软件设计的复杂度。

　　基于上述两方面的考虑,笔者在FPGA内部实现了一个简易的多功能误码分析仪。该误码仪主要有三方面优点：一是可以根据用户需要,以连续或突发的方式产生若干种不同的随机序列或固定序列,并据此测试数字通信系统的误码性能;二是测试结果可以误码率或者误码数两种形式,通过外围器件直观地显示出来;三是作为被测系统的一个嵌入式模块,便于功能扩展及系统调试。

　　1 伪随机序列(m序列)

　　许多数字通信理论的结论都基于这样一个假设：原始的信源信号为0、1等概并相互独立的随机数字序列。同样,实际数字通信系统的设计,也是基于相同假设。因此,为使测试结果尽可能真实地反映系统的性能,采用伪随机序列(m序列)作为测试中传输的信号。

　　M序列是一种线反馈移位寄存器序列,其原理方框图如图1所示。每级移位寄存器的输出被反馈系数Ci加权(Ci可以取1或0),经模2和运算再反馈到第一级。令第一级的输入为ak,就有：

　　根据反馈系数的取值不同,电路可以产生出各种具有不同特性的数字序列。对于一定的移位寄存器级数r,存在一些特殊的Ci取值,使得输出序列的周期达到最长,即为2r-1。这样的序列被称为最长线性反馈移位寄存器序列,即m序列。

　　2 误码仪测试原理

　　该误码仪由发端模块和收端模块两部分组成。发端模块产生连续或者突发的比特流,作为通信系统的信源数据;收端模块接收通信系统输出的比特流,并将其与本地产生的、与发端形式相同的比特流进行比较,从而完成误码测试。从逻辑上看,误码仪的工作过程大致可以分成以下几个步骤：

　　(1)发端模块产生原始数据,并使其通过被测通信系统构成的信道;

　　(2)收端模块产生与发端相同码型、相同相位的数据流;

　　(3)将收到的数据流与收端产生的本地数据流逐比特地比较,并进行误码统计;