多DSP智能相机的设计

    智能相机作为一种低能耗, 低成本, 高性能的嵌入式系统, 广泛应用于工业控制, 智能交通, 安全门禁等各个领域, 是各系统中监控部分的核心器件。但随着这些系统所要处理的图像数据量越来越大, 采用的算法越来越复杂, 这对于采用单处理器的智能相机提出了一个巨大的挑战。目前解决该问题一般采用两种方法: 采用性能更好的处理器, 但在提高性能的同时也提高了成本; 采用多处理器组成互联系统, 能够在增加整体数据处理能力的同时有效的控制成本。本文提出了一种采用多 DSP 并行处理, 具有模块化特征的智能相机。该相机的结构实现灵活, 可以很容易的重构和扩展。这样一方面可以通过软件编程来适应处理问题的算法的升级和改进; 另一方面可以通过简单的硬件扩展来适应处理数据的大量增加。

    1 硬件系统的设计

    该多DSP智能相机图像获取部分采用的是Philips公司生产的 LM9617COMS 图像传感器, 该图像传感器是一款高性能, 低能耗的 1/3”的灰度图像传感器, 能够获取静态和动态图像, 支持 12 位灰度图像,图像分辨率为 648×488 (pixels), 实验中我们采用了 8位灰度图像, 每幅需要占用的存储器空间是 300K(bytes)。图像处理采用的是 TI 公司生产的数字信号处理器 (Digital Signal Processor, DSP)TMS320VC5402,该DSP 采用改进的哈佛结构, 专门硬件逻辑的 CPU, 片内存储器, 片内外设和专用的指令集, 模块化的结构设计, 性能低功耗的 IC 工艺, 并且成本低廉, 峰值处理能力达到 100MIPS。图像存储在主控制模块和扩展模块中都采用了 ISSI 公司生产的 SRAM, 其中主控制模块采用的是 IS61LV10248, 其容量为 1M(bytes)。而在扩展模块中采用的是ISWV20488, 其 容 量 为 2M(bytes)。主控制模块中的地址发生与控制采用的是Lattice 公司生产的 CPLD ispMach4256V., 该 CPLD 提供了 128 个 I/O,可以满足地址逻辑和控制的要求。而在扩展模块中为了扩展的方便采用了 Xilinx 生产的SpartanII 系列的 FPGA, 该 FPGA 提供了 284 个 I/O 和14 个 RAM块, 其逻辑结构能够高效实现 SRAM访问控制, 并能满足显示和控制的要求。主控制模块中之所以需要地址发生与控制逻辑是因为DSPTMS320VC5402 的外部数据和 I/O 空间最大只能达到64K, 要访问更大的地址空间范围只能通过 CPLD 或FPGA 来产生高位地址, 这样 DSP 才可以访问到超过64K 地址范围外的数据。一款高性能的多 DSP 智能相机不仅仅要求有高速的运算能力, 还应当有较好的数据交换能力和扩展性。在本设计中并没有采用共享总线的结构, 因为在共享总线系统中各个处理模块要分时使用总线, 这样会影响系统的数据交换能力; 而是将数据线直接接到 DSP 与 SRAM上, 这样可以加快数据的访问速度。