基于FPGA的超声信号采集系统

　　1　引言

　　传统的数据采集系统往往采用单片机或数字信号处理器作为控制器、控制模/数转换器、存储器和其他外围电路，但时钟频率较低，各种功能靠软件的运行来实现，效率较低，难以满足数据采集系统实时性和同步性的要求。然而基于DSP的数据采集系统，虽然处理速度快，但成本较高，过于频繁的中断会使CPU 的效率降低，响应速度变差。采用FPGA为核心设计的采集系统，时钟频率高，内部时延小，简化外围电路、降低设计风险、缩短开发周期，大大提高了系统的性能，将广泛用于高速数据采集系统中[1]。本文充分利用FPGA这方面优势，提出一种基于FPGA的高速超声信号采集系统，对来自超声传感器的高频信号进行放大、A/D转换和高速缓存等处理。

　　2　基于FPGA采集系统的设计

　　数据采集系统中的控制逻辑单元采用ALTERA公司的EP1C3T144芯片，内部的A/D采样控制器控制A/DC芯片采集超声检测模拟信号，将A/D转换好的8位数据送到FPGA 内部定制好的RAM 存储器中存储。ADC芯片采用美国德州仪器(TI)公司的TLC5510，转换速率最高可达到50MSPS，换电压量程为0.6V～2.6V。缓存选用单端口RAM 存储器，在" Mega　Wizard　Plug-InManager" 内部定制，RAM 的数据宽度和ADC的输出数据宽度要一致，当RAM 存储器中完成一个至数个周期的被测信号采样后，在地址发生器的地址扫描下，将存于RAM 中的数据通过DAC的输出端进入示波器，完成对FPGA工作状态的实时观测和调试，从而可以准确地验证整个传输过程中数据的正确性和时序性是否满足设计需求。试验系统中模块所需的时钟由全局时钟CLK直接提供，使能信号由配置的试验箱上的按键Key1控制。系统结构框图如图1所示。

　　2.1　ADC控制模块设计

　　图2为TLC5510芯片内部功能图，CLK(时钟信号)、OE(输出使能信号)为TLC5510芯片控制信号，与ADC采样控制器的链接见图2所示。ADC采样控制器接收到FPGA 系统信号采集使能信号后，启动TLC5510采集原始数据，超声模拟信号从ANALOG　IN 引脚单端输入，在转换时钟CLK 控制下转换为8位数字信号，当输出使能信号OE低电平有效时，转换后的数字信号D1～D8并行输出。本文接PIN_16引脚时，通过跳冒来选择20MHz有源晶振，并打开电源开关为Ａ／Ｄ芯片提供电源。

　　图3为TLC5510的采样时序图，TLC5510是以流水线的工作方式进行工作。当第一个时钟周期下降沿到来时，模拟输入电压将被采样到高比较器块和低比较器块，高比较器块在第二个时钟周期的上升沿的最后确定高位数据;同时，低基准电压产生与高位数据相应的电压。低比较块在第三个时钟周期的上升沿的最后确定低位数据。高位数据和低位数据在第四个时钟周期的上升沿进行组合。这样，采样转换结果的输出却在2.5个CLK周期后送到内部数据总线上。此时如果输出使能OE有效，转换后的8位数据就被存储到RAM 缓冲器中。