基于CPLD控制的DDS数字频率合成器设计

　　DDS是直接数字合成(Direct Digital Synthesis)技术的简称，是近年来随着数字集成电路和计算机的迅猛发展而出现的一种新的频率合成技术。该技术从相位概念出发来对频率进行合成。它采用数字取样技术,将参考信号的频率、相位、幅度等参数转变成一组取样函数，然后直接运算出所需要的频率信号。由于是全数字结构，其输出信号中含有大量杂散谱线。另外，其超宽频带信号也将遇到谐波电平高，从而难以抑制谐波等问题。这些问题严重影响了DDS输出信号的频谱纯度，也成为限制其应用的主要因素。本文提出了一种解决此问题的电路方案，并对如何改善信号源的频谱质量进行了讨论。

　　1 AD9952芯片介绍

　　1.1 AD9952的主要特点

　　AD9952是ADI公司2003年推出的新产品。该芯片能以早期DDS芯片十分之一的功耗提供速度高达400MHz的内部时钟，可合成高达160 MHz的频率。AD9952的主要性能如下：

　　●具有高达400MHz的内部时钟，可单端或双端差分输入，并附有PLL参考时钟和可编程乘法器(4倍～20倍)。

　　●超低功耗，1.8V时的功耗小于250mW。

　　●内部集成有14位DAC和超高速比较器，可产生高稳定度的方波输出。

　　●内含32位相位累加器和19位正弦查询表ROM。

　　●含有可编程的相位/幅度抖动电路;可以减小由于相位截断和DAC量化误差带来的杂散。

　　●DAC输出相位噪声小于-125dBc/Hz/1kHz;动态性能为：80dB SFDR@130MHz(偏移±100kHz)。

　　●采用2线或3线串口控制，48脚EPAD-TQFP封装形式。

　　1.2 AD9952的结构原理

　　AD9952的内部功能框图如图1所示。

　　AD9952共有6种时钟输入模式，通过ClkMode-Select管脚、CFR2<0>和CFR2<7?3>(CFR2为24位的第二控制功能寄存器)可决定使用哪种模式。

　　PLL的控制则通过控制功能寄存器的5位参考时钟倍乘器来实现(即CFR2<7?3>)。当编程数据在0X04～0X14(十进制即：4～20)之外时，PLL被旁路，此时PLL处于节电状态。实验证明，直接使用参考晶振作时钟时，其输出信号的相噪、杂散电平、SF-DR性能比使用倍乘器时有较大的改观;而付出的代价是必须采用频率较高的晶振，成本有所增加。

　　AD9952中的14位DAC可输出两路互补信号，这种差分形式的输出可减少DAC输出可能存在的共模噪声，提高信噪比。输出电流由连接在DAC_RSET管脚与DAC地之间的Rset决定：

　　Rset=39.19/Iout

　　最大输出电流为15mA，但是从最优化SFDR的角度考虑，一般取输出电流为10mA。

　　AD9952采用单点频工作模式，与其他芯片相比功能上有些单一。凡是存储在FTW0中的控制字就会被提供给相位累加器进行累加;将一个新的控制字写入FTW0并发出I/O UPDATE命令即可改变输出频率值。通过相位偏置寄存器可以调整输出信号的相位。