板级电路的内建自测试技术使电路具有自测试能力,减少测试周期和测试费用,但是这种电路结构设计与故障诊断难度较大,本文提出了基于多信号模型的板级电路可测性建模方法,并将其应用于板级电路高速数据采集器中。结果证明,大大提高了数据采集器的故障检测率和故障隔离率,通过电路本身的控制器还可以实现电路的自测试,本论文的研究成果对各种电子电路的可测性设计具有实际的指导意义。

本文在阐述边界扫描测试原理的基础上,重点讨论了所开发的一种用于边界扫描测试的虚拟仪器。系统通过计算机并口构建JTAG控制器,依靠软件生成符合IEEE1149.1标准的测试序列;并充分利用计算机的计算、显示和存储功能,实现了虚拟仪器操作面板和故障诊断算法。同时,以一个逻辑分析模件的可测性设计再开发过程为例说明系统的使用方法,展现了虚拟仪器的有效性和实用性。

电路板的可测性和设计复杂性是一对矛盾，由此提出了基于网络表文件的可测性设计优化算法，可在改善电路板测试性的同时，最大限度地降低电路板的设计复杂性。该算法用Matlab来实现，通过对电路板网络表文件的数学分析，确定用最少的边界扫描器件实现对电路网络的一个最大覆盖，从而改善电路板的测试性，大幅度提高电路板的测试覆盖率。最后，利用算法对某电路板进行了可测性分析，试验表明对器件进行了有效的定位，从而为设计工程师进行可测性设计提供了参考和方向。

随着半导体工艺技术的进步,系统芯片的集成度越来越高,功耗成为重点考虑的因素之一,尤其用于便携式设备中。本文描述了一种多电源、多电压低功耗系统芯片的实现流程。该流程基于IEEE1801(UPF)标准,采用Synopsys和Mentor Graphics公司的EDA工具,方便地实现了RTL-GDSII的整个过程。

针对一款雷达芯片电路采用基于扫描路径法的可测性设计，在设计过程中采用时钟复用技术、IP隔离技术，以及针对具体的时钟产生电路采用了其他特殊处理技术；通过采用多种恰当有效的可测性设计策略后，大大提高了该芯片电路可测性设计的故障覆盖率，最终其测试覆盖率可达到97％，完全满足设计指标的要求。

介绍了用于IP核测试的内建自测试方法（BIST）和面向测试的IP核设计方法，指出基于IP核的系统芯片（SOC）的测试、验证以及相关性测试具有较大难度，传统的测试和验证方法均难以满足。以编译码器IP核为例，说明了基于BIST的编译码器IP核测试的基本实现原理和具体实现过程，通过加入测试外壳实现了对IP核的访问、隔离和控制，提高了IP核的可测性。