基于卷积码的编译码原理，使用VHDL语言和FPGA芯片设计并实现了（2，1，3）卷积码编译码器。其中译码器设计采用“截尾”的Viterbi译码算法，在支路量度计算、路径量度和译码路径的更新与存储以及判决与输出等环节的实现中采取了若干有效措施，节省了存储空间，提高了设计性能。最后通过仿真验证了设计的正确性与合理性。

将RS编码与卷积编码通过交织器连接，级联应用于OFDM系统之中。通过Matlab仿真显示，级联编码对OFDM系统性能有显著提高。在中低信噪比时，级联编码比单独RS编码或者卷积编码最大有4dB编码增益；在中高信噪比时，级联编码性能趋近于卷积编码性能。

卷积码作为通信系统中重要的编码方式，以其良好的编码性能，合理的译码方法，被广泛应用。本文在介绍卷积码原理的基础上，详细阐述了基于FPGA的卷积码的编／译码器的设计。值得一提的是，卷积码的译码采用维特比译码算法，利用了状态路径度量计算、保存路径转移过程和回溯译码等方法，在硬件实现上能有效地减少存储量、降低功耗，提高整个编／译码器的性能。最后进行了模拟仿真，结果显示编译码的效果比较理想，达到了设计的目的。