设计基于FPGA的8段数码管动态显示IP核，介绍8段数码管内部结构及其驱动显示方式和IP核设计方法．给出8段数码管动态显示IP核的VerilogHDL程序源代码及其C语言驱动程序。此IP核可例化成1～8个共阴极（或共阳极）数码管控制器，能方便地控制1～8个数码管同时显示数字和小数点位。测试结果表明．该IP核工作可靠、稳定。可直接应用于电子设计中。