在软件无线电技术中,经常采用DSP芯片实现信道解码,但维特比译码算法在DSP上的运行速度限制了DSP译码在高速实时系统中的应用。针对TMS320C6000系列DSP的特点,提出了一种优化的译码程序设计方案。利用DSP的并行运算能力,极大地缩短了译码器中“加比选”单元的运算时间。优化后的程序比优化前的程序在译码速度上提高了约4倍。当在167MHz的TMS320C6701上运行的时候,对(2,1,7)卷积码的译码速度可以达到870kbps。

卷积码作为通信系统中重要的编码方式，以其良好的编码性能，合理的译码方法，被广泛应用。本文在介绍卷积码原理的基础上，详细阐述了基于FPGA的卷积码的编／译码器的设计。值得一提的是，卷积码的译码采用维特比译码算法，利用了状态路径度量计算、保存路径转移过程和回溯译码等方法，在硬件实现上能有效地减少存储量、降低功耗，提高整个编／译码器的性能。最后进行了模拟仿真，结果显示编译码的效果比较理想，达到了设计的目的。