为了在USB3．0中实现数据的8b／10b编解码，采用了查找表法和组合逻辑相结合的方法，把8b／10b编解码分解成5b／6b编解码和3b／4b编解码，用VerilogHDL语言实现了算法的描述，并通过了Modelsim仿真，然后在FPGA上实现了具体的硬件电路。采用500MHz的时钟信号，经过测验满足了USB3．0的传输速率5Gb／s。该创新方法使用了少量逻辑，实现了8b／10b编解码器，并且满足USB3．0高速数据传输的要求。