以分组密码和摘要算法为研究对象，结合处理器体系结构的特点，研究了能够高效灵活实现多种分组密码和摘要算法的处理器体系结构。通过分析现有分组密码算法的运算和结构特点，从实现方式的灵活性和高性能角度出发，提出了一种基于显式并行指令计算结构且性能和灵活性达到了折衷的可编程密码微处理器体系结构。给出了系统的整体架构、可重构运算单元的设计方案及其指令系统的设计，以及用硬件描述语言Verilog实现后的硬件测试参数。