网络同步和时钟产生是高速传输系统设计的重要方面.为了通过降低发射和接收错误来提高网络效率,必须使系统的各个阶段都要使用的时钟的质量保持特定的等级.网络标准定义同步网络的体系结构及其在标准接口上的预期性能,以保证传输质量和传输设备的无缝集成.有大量的同步问题,系统设计人员在建立系统体系结构时必须十分清楚.本文论述了时钟恶化的各种来源,如抖动和漂移.本文还讨论了传输系统中时钟恶化的原因和影响,并分析了标准要求,提出了各种实现技巧.

在所有电子系统中，时钟相当于心脏，时钟的性能和稳定性直接决定着整个系统的性能。典型的系统时序时钟信号的产生和分配包含多种功能，如振荡器源、转换至标准逻辑电平的部件以及时钟分配网络。这些功能可以由元器件芯片组或高度集成的单封装来完成，如图1所示。

引言 一个简化的异步数据通信系统如图1所示。接收机端从接收到的来自串行链路的比特流中提取时钟信号Clkl，作为其工作时钟源；而发送机端采用本地晶振和锁相环产生的时钟Clk2，作为其T作时钟源。接收机在时钟Clkl的上升沿把数据写入弹性缓存，发送机在时钟Clk2的上升沿从弹性缓存中读出数据，从而实现数据的同步。

引言基于P89C51RD2和FPGA的信号延时模块主要用在传输时钟信号、数字同步信号等对信号延迟有高要求的点对点传输系统中,它可对多路信号进行单独的适当延时调整。造成信号的延迟原因有：不同的传输线路、信号处理时间不同以及器件速度存在差异等。无论何种原因，延时模块可以对输入的已存在有延时积累的信号进行不同精度、不同范围的延时量调节，使信号到达终端后相对延迟时间符合要求。