以FPGA为核心的数字秒表，具有外围电路少、集成度高、可靠性强等特点。该数字秒表的设计是以VHDL为开发工具，以Quartus Ⅱ为软件平台，采用模块化设计，并通过数码管驱动电路动态显示计时结果。给出部分模块的VHDL源程序和仿真结果，仿真结果表明该设计方案的正确，展示了VHDL语言的强大功能和优秀特性。